一种堆叠芯片封装及存储器制造技术

本实用新型专利技术公开了一种堆叠芯片封装及存储器，其中堆叠芯片封装包括：一基板，具有一垂直方向与一水平方向；一组裸芯片，堆叠在基板的垂直方向上，基板上方的第N个裸芯片至位于最顶层的裸芯片之间具有至少一层中间层，且贴合在中间层两侧的两个裸芯片的位置相对应，所述N的数值大于或者等于3；其中，在不与中间层接触的裸芯片中，位于上方的裸芯片相较于位于下方的前一个裸芯片在基板的水平方向上存在偏移，由此构成阶梯状的叠层。本实用新型专利技术通过阶梯状的叠层结构，可以在相同的空间内提供更多的裸芯片，在缩小芯片尺寸的同时，还能有效地增强电子产品的功能和性能，且通过在一定层数使用的FOW膏及其相应的排布方式，可以降低FOW膏的用量并保证连接强度，继而降低成本。继而降低成本。继而降低成本。

【技术实现步骤摘要】
一种堆叠芯片封装及存储器


[0001]本技术涉及半导体存储器件
，尤其是涉及一种堆叠芯片封装及具有该芯片封装的存储器。

技术介绍

[0002]随着电子产品日趋便利化，要求也往轻、薄、短、小发展，所以对现有的芯片要求更高，除了更小，更薄之外，还要附加更多功能。这对整个半导体行业提出了新的挑战。从晶圆制程方面来说，制程的改进从早期的180nm，一直到最新的7nm，5nm，甚至3nm。这样的发展也使芯片小型化，轻薄化，多功化得以实现。
[0003]从封装技术面来讨论，在同样的IC体积内，如何塞入更多的芯片，是发展趋势，传统的封装是2D平面，也就是将单一晶圆芯片黏贴于基板（substrate），然后再以合金线连接基本上的焊点，最后塑封，形成单一颗IC芯片（CHIP）。
[0004]由此，形成了3D堆叠封装结构，例如：
[0005]在专利文献1中公开的一种半导体封装，包括：基础基板；印刷电路板，其设置在基础基板上；第一芯片层叠物，其在印刷电路板的一侧设置在基础基板上，并且包括在面向印刷电路板的第一偏移方向上偏移层叠的第一半导体芯片；第二芯片层叠物，其设置在第一芯片层叠物上，并且包括在背离印刷电路板的第二偏移方向上偏移层叠的第二半导体芯片；第三芯片层叠物，其在印刷电路板的另一侧设置在基础基板上，并且包括在第二偏移方向上偏移层叠的第三半导体芯片；以及第四芯片层叠物，其设置在第三芯片层叠物上，并且包括在第一偏移方向上偏移层叠的第四半导体芯片，其中，第二芯片层叠物和第四芯片层叠物通过印刷电路板与基础基板电连接。
[0006]在专利文献2中，公开的多层芯片堆叠封装结构包括基板、堆叠在基板上的基底芯片组、堆叠在基底芯片组左侧并呈阶梯状向左倾斜的第一堆叠芯片组、堆叠在第一堆叠芯片组上并呈阶梯状向右倾斜的第二堆叠芯片组、堆叠在基底芯片组右侧并呈阶梯状向右倾斜的第三堆叠芯片组、堆叠在第三堆叠芯片组上并呈阶梯状向左倾斜的第四堆叠芯片组、以及堆叠在基底芯片组中部的中间叠层芯片组；其中，第二堆叠芯片组部分堆叠在中间叠层芯片组的左侧，第四堆叠芯片组部分堆叠在中间叠层芯片组的右侧。
[0007]以上两个专利文献，均实现了3D堆叠，但是，专利文献1与专利文献2对于空间的需求较大，且存在滥用粘合层的情况，增加了无效的生产成本，存在不足。
[0008]专利文献1CN112670266A。
[0009]专利文献2CN111554673A。

技术实现思路

[0010]本技术是为了避免现有技术存在的不足之处，提供了一种在低成本下实现高效散热功能的固态硬盘。
[0011]本技术解决技术问题采用如下技术方案：
[0012]本技术提供的一种堆叠芯片封装，包括：一基板，具有一垂直方向与一水平方向；
[0013]一组裸芯片，堆叠在基板的垂直方向上，基板上方的第N个裸芯片至位于最顶层的裸芯片之间具有至少一层中间层，且贴合在中间层两侧的两个裸芯片的位置相对应，所述N的数值大于或者等于3；
[0014]其中，在不与中间层接触的裸芯片中，位于上方的裸芯片相较于位于下方的前一个裸芯片在基板的水平方向上存在偏移，由此构成阶梯状的叠层。
[0015]在数个实施方式中，裸芯片与基板之间通过导线进行连接，导线一端接引在裸芯片边缘的焊点上，其另一端接引在基板的焊点上。
[0016]通过导线实现键合连接。
[0017]在数个实施方式中，中间层覆盖位于其下方的且相贴合的裸芯片上的焊点。
[0018]通过中间层覆盖焊点，便于导线从该焊点引出并固定。
[0019]在数个实施方式中，中间层完全覆盖与其相贴合的裸芯片的端面。
[0020]在数个实施方式中，中间层以条状且间隔的设置在与其相贴合的裸芯片的端面。
[0021]在数个实施方式中，中间层以点状且间隔的设置在与其相贴合的裸芯片的端面。
[0022]在数个实施方式中，中间层为流体FOW膏。
[0023]通过中间层，可以实现电路的连接和对功能芯片的支持作用，FOW经过烘烤后会完全固化，减少流动性降低，可以保证芯片在进行金线键合的过程中没有悬空的PAD存在，不会造成金线键合时产生大的形变的问题。
[0024]本技术通过阶梯状的叠层结构，可以在相同的空间内提供更多的裸芯片，在缩小芯片尺寸的同时，还能有效地增强电子产品的功能和性能。且通过在一定层数使用的FOW膏及其相应的排布方式，可以降低FOW膏的用量并保证连接强度，继而降低成本。
附图说明
[0025]本文所描述的附图仅用于所选择实施例的阐述目的，而不代表所有可能的实施方式，且不应认为是本技术的范围的限制。
[0026]图1示意性地示出了本堆叠芯片封装的整体结构；
[0027]图2示意性地示出了图1中流体FOW膏结合在裸芯片上的其一结构；
[0028]图3示意性地示出了图1中流体FOW膏结合在裸芯片上的其二结构。
具体实施方式
[0029]下面，详细描述本技术的实施例，为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。
[0030]因此，以下提供的本技术的实施例的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施例，基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0031]本文使用的术语旨在解释实施例，并且不旨在限制和/或限定本技术。
[0032]例如，“在某一方向”、“沿某一方向”、“平行”、“正交”、“中心”、“相对”、“前后左右”等表示相对或绝对配置的表述，不仅表示严格意义上如此配置，还表示具有公差、或具有可得到相同功能程度的角度或距离而相对地位移的状态。
[0033]实施例1
[0034]如图1所示，本堆叠芯片封装，主要包括一基板10、一组裸芯片20以及一定数量的中间层，基板10具有一垂直方向101与一水平方向102，裸芯片20相应的堆叠在基板10的垂直方向101上，基板10上方的第N个裸芯片20至位于最顶层的裸芯片20之间具有至少一层中间层30，且贴合在中间层30两侧的两个裸芯片20的位置相对应，N的数值大于或者等于3，并且，在不与中间层30接触的裸芯片20中，位于上方的裸芯片20相较于位于下方的前一个裸芯片20在基板10的水平方向102上存在偏移，偏移的值都是固定的，由此构成稳定的阶梯状的叠层。
[0035]在此，中间层30采用流体fow膏，由非挥发性环氧树脂、苯酚树脂、丙烯酸橡胶、硅填充物组成，经过烘烤后会完全固化，减少流动性降低。
[0036]相应的，基板10在此采用封装基板即可，用以承载裸芯片20，裸芯片20采用减薄的硅片，形状与规格都是一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种堆叠芯片封装，其特征在于， 包括：一基板，具有一垂直方向与一水平方向；一组裸芯片，堆叠在基板的垂直方向上，基板上方的第N个裸芯片至位于最顶层的裸芯片之间具有至少一层中间层，且贴合在中间层两侧的两个裸芯片的位置相对应，所述N的数值大于或者等于3；其中，在不与中间层接触的裸芯片中，位于上方的裸芯片相较于位于下方的前一个裸芯片在基板的水平方向上存在偏移，由此构成阶梯状的叠层。2.根据权利要求1所述的一种堆叠芯片封装，其特征在于， 所述裸芯片与基板之间通过导线进行连接，导线一端接引在裸芯片边缘的焊点上，其另一端接引在基板的焊点上。3.根据权利要求2所述的一种堆叠芯片封装，其特征在于， 所述中...

【专利技术属性】
技术研发人员：古德宗，廖浚男，范光宇，
申请(专利权)人：浙江睿兆芯半导体科技有限公司，
类型：新型
国别省市：