用于SAR型模数转换器的逻辑控制电路、SAR型模数转换器制造技术

本发明专利技术公开了一种用于SAR型模数转换器的逻辑控制电路、SAR型模数转换器，用于存储得到的数字码并且控制数模转换器进行电平切换，包括：2个或以上数量的逻辑模块串联；其中在所述模块串联中首位的所述逻辑模块的触发信号(D

Logic control circuit for SAR ADC, SAR ADC

【技术实现步骤摘要】
用于SAR型模数转换器的逻辑控制电路、SAR型模数转换器


[0001]本专利技术涉及集成电路
，特别涉及一种用于SAR型模数转换器的逻辑控制电路。

技术介绍

[0002]模数转换器(Analog to Digital Convert，ADC)作为模拟电路和数字电路的关键接口电路，是连接模拟系统和数字信号处理系统重要的桥梁。其中逐次逼近型(Successive Approximation Register,SAR)ADC具有小尺寸、中高分辨率及低功耗、结构相对简单的特点，使得SAR ADC获得广泛应用。近年来，便携式设备的快速发展，使得低功耗及结构简单的微电子系统受到了越来越多的青睐，进而如何降低功耗及电路结构的复杂度成为了近年来的研究热点。
[0003]其中所述SAR ADC主要包括采样开关电路、数模转换器(DAC电容阵列)、比较器、逻辑控制电路。其中所述逻辑控制电路是所述SAR ADC中的重要组成部分，其作用是存储得到的数字码，并根据比较器的输出结果确定每一位的数字输出进而控制所述数模转换器进行电平切换。
[0004]对于高速SAR ADC而言，传统的逻辑控制电路主要有D触发器基本单元组成，其占据整个系统较大的功耗比例。因此，如何简化控制逻辑电路并降低其功耗成为急需解决的问题。

技术实现思路

[0005]为解决上述问题，本专利技术提供了一种用于SAR型模数转换器的逻辑控制电路，该逻辑控制电路可以在实现比较器输入电压共模电平不变的基础上，同时降低其所在SAR型模数转换器整体结构的复杂度及功耗。
[0006]本专利技术采用的技术方案是：一种用于SAR型模数转换器的逻辑控制电路，包括2个或以上数量的逻辑模块串联，其中位于所述逻辑模块串联中首位的逻辑模块输入端的触发信号(D
i
)是与第一时钟控制信号相连接，而所述串联中的逻辑模块的触发信号(D
i
)则是与其前位串联相接的逻辑模块的第一输出信号(S)相连接；每个所述逻辑模块的控制信号分别与第二时钟控制信号第三时钟控制信号相连接；每个所述逻辑模块的输入信号与所述SAR型模数转换器的比较器输出V
OUTP
相连接；每个所述逻辑模块的第二输出信号D
i
·
V
ref
与所述SAR型模数转换器的数模转换器的电容下极板相连接。
[0007]可选的，每个所述逻辑模块均包括时序控制单元和锁存单元，所述时序控制单元的输入端包括所述触发信号Di和所述第三时钟控制信号其输出端包括所述第一输出信号S和所述锁存单元的控制信号SC；所述锁存单元的输入端包括所述第二时钟控制信号控制信号SC和输入信号V
OUTP
，其输出端包括所述第二输出信号D
i
·
V
ref
。
[0008]每个所述时序控制单元均包括第一NMOS管(M
N1
)、第二NMOS管(M
N2
)、第三NMOS管
(M
N3
)、第四NMOS管(M
N4
)、第一PMOS管(M
P1
)、第二PMOS管(M
P2
)、第三PMOS管(M
P3
)、第四PMOS管(M
P4
)、第五PMOS管(M
P5
)及第一反相器。
[0009]所述第一NMOS管(M
N1
)的栅极与所述第三PMOS管(M
P3
)的栅极相连并连接所述第三时钟控制信号其源极与所述第二NMOS管(M
N2
)的漏极相连，其漏极与所述第一PMOS管(M
P1
)的漏极相连并连接所述第三NMOS管(M
N3
)的栅极和所述第二PMOS管(M
P2
)的栅极；所述第二NMOS管(M
N2
)的栅极与所述第一PMOS管(M
P1
)的栅极相连并连接所述第一时钟控制信号其源极接地(GND)，其漏极与所述第一NMOS管(M
N1
)的源极相连；所述第三NMOS管(M
N3
)的栅极与所述第二PMOS管(M
P2
)的栅极相连并连接所述第一NMOS管(M
N1
)的漏极，其源极接地(GND)，其漏极与所述第三PMOS管(M
P3
)的漏极、所述第四NMOS管(M
N4
)的栅极及所述第五PMOS管(M
P5
)的栅极相连；所述第四NMOS管(M
N4
)的栅极与所述第五PMOS管(M
P5
)的栅极相连并连接所述第三NMOS管(M
N3
)的漏极，其源极接地(GND)，其漏极与所述第五PMOS管(M
P5
)的漏极相连并作为所述锁存单元的控制信号SC；所述第一PMOS管(M
P1
)的栅极与所述第二NMOS管(M
N2
)的栅极相连并连接所述第一时钟控制信号其源极接电源(VDD)，其漏极与所述第一NMOS管(M
N1
)的漏极；所述第二PMOS管(M
P2
)的栅极与所述第三NMOS管(M
N3
)的栅极相连，其源极接电源(VDD)，其漏极与所述第三PMOS管(M
P3
)的源极相连；所述第三PMOS管(M
P3
)的栅极与所述第一NMOS管(M
N1
)的栅极相连并连接所述第三时钟控制信号其源极与所述第二PMOS管(M
P2
)的漏极相连，其漏极与所述第三NMOS管(M
N3
)的漏极相连；所述第四PMOS管(M
P4
)的栅极与第一反相器的输出端相连，其源极接电源(VDD)，其漏极与所述第五PMOS管(M
P5
)的源极相连；所述第五PMOS管(M
P5
)的栅极与所述第四NMOS管(M
N4
)的栅极相连，其源极与所述第四PMOS管(M
P4
)的漏极相连，其漏极与所述第四NMOS管(M
N4
)的漏极相连；所述第一反相器包括第五NMOS管(M
N5
)和第六PMOS管(M
P6
)，所述第五NMOS管(M
N5
)的栅极与所述第六PMOS管(M
P6
)的栅极相连，所述第五NMOS管(M
N5
)的漏极与所述第六PMOS管(M
P6
)的漏极相连，所述第五NMOS管(M
N5
)的源极接地(GND)，所述第六PMOS管(M
P6
)的源极接电源(VDD)。
[0010]每个所述锁存单元均包括第六NMOS管(M
N6
)、第七NMOS管(M
N7<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于SAR型模数转换器的逻辑控制电路，其特征在于，包括2个或2个以上数量的逻辑模块串联；其中位于所述逻辑模块串联中首位的逻辑模块的触发信号(D
i
)是与第一时钟控制信号相连接，而所述串联中的逻辑模块的触发信号(D
i
)则是与其前位串联相接的逻辑模块的第一输出信号(S)相连接；其中每个所述逻辑模块的控制信号用于分别与第二时钟控制信号第三时钟控制信号相连接；每个所述逻辑模块的输入信号用于与所述SAR型模数转换器比较器输出(V
OUTP
)相连接；每个所述逻辑模块的第二输出信号(D
i
·
V
ref
)用于与所述SAR型模数转换器的数模转换器的电容下极板相连接。2.根据权利要求1所述的用于SAR型模数转换器的逻辑控制电路，其特征在于，所述逻辑模块包括时序控制单元和锁存单元；其中所述时序控制单元的输入端包括所述触发信号(Di)和所述第三时钟控制信号其输出端包括所述第一输出信号(S)和锁存单元的控制信号(SC)；所述锁存单元的输入端包括所述第二时钟控制信号所述控制信号(SC)和输入信号(V
OUTP
)，其输出端包括所述第二输出信号(D
i
·
V
ref
)。3.根据权利要求2所述的用于SAR型模数转换器的逻辑控制电路，其特征在于，每个所述时序控制单元均包括第一NMOS管(M
N1
)、第二NMOS管(M
N2
)、第三NMOS管(M
N3
)、第四NMOS管(M
N4
)、第一PMOS管(M
P1
)、第二PMOS管(M
P2
)、第三PMOS管(M
P3
)、第四PMOS管(M
P4
)、第五PMOS管(M
P5
)及第一反相器；所述第一NMOS管(M
N1
)的栅极与所述第三PMOS管(M
P3
)的栅极相连并连接所述第三时钟控制信号其源极与所述第二NMOS管(M
N2
)的漏极相连，其漏极与所述第一PMOS管(M
P1
)的漏极相连并连接所述第三NMOS管(M
N3
)的栅极和所述第二PMOS管(M
P2
)的栅极；所述第二NMOS管(M
N2
)的栅极与所述第一PMOS管(M
P1
)的栅极相连并连接所述第一时钟控制信号其源极接地(GND)，其漏极与所述第一NMOS管(M
N1
)的源极相连；所述第三NMOS管(M
N3
)的栅极与所述第二PMOS管(M
P2
)的栅极相连并连接所述第一NMOS管(M
N1
)的漏极，其源极接地(GND)，其漏极与所述第三PMOS管(M
P3
)的漏极、所述第四NMOS管(M
N4
)的栅极及所述第五PMOS管(M
P5
)的栅极相连；所述第四NMOS管(M
N4
)的栅极与所述第五PMOS管(M
P5
)的栅极相连并连接所述第三NMOS管(M
N3
)的漏极，其源极接地(GND)，其漏极与所述第五PMOS管(M
P5
)的漏极相连并作为所述锁存单元的控制信号(SC)；所述第一PMOS管(M
P1
)的栅极与所述第二NMOS管(M
N2
)的栅极相连并连接所述第一时钟控制信号其源极接电源(VDD)，其漏极与所述第一NMOS管(M
N1
)的漏极相连；所述第二PMOS管(M
P2
)的栅极与所述第三NMOS管(M
N3
)的栅极相连，其源极接电源(VDD)，其漏极与所述第三PMOS管(M
P3
)的源极相连；所述第三PMOS管(M
P3
)的栅极与所述第一NMOS管(M
N1
)的栅极相连并连接所述第三时钟
控制信号其源极与所述第二PMOS管(M
P2
)的漏极相连，其漏极与所述第三NMOS管(M
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)的漏极相连；所述第四PMOS管(M
P4
)的栅极与所述第一反相器的输出端相连，其源极接电源(VDD)，其漏极与所述第五PMOS管(M
P5
)的源极相连；所述第五PMOS管(M
P5
)的栅极与所述第四NMOS管(M
N4
)的栅极相连，其源极与所述第四PMOS管(M
P4
)的漏极相连，其漏极与所述第四NMOS管(M
N4
)的漏极相连；所述第一反相器包括第五NMOS管(M
N5
)和第六PMOS管(M
P6
)，所述第五NMOS管(M
N5
)的栅极与所述第六PMOS管(M
P6
)的栅极相连，所述第五NMOS管(M
N5
)的漏极与所述第六PMOS管(M
P6
)的漏极相连，所述第五NMOS管(M
N5
)的源极接地(GND)，所述第六PMOS管(M
P6
)的源极接电源(VDD)。4.根据权利要求3所述的用于SAR型模数转换...

【专利技术属性】
技术研发人员：江帆，武锦，周磊，
申请(专利权)人：苏州迅芯微电子有限公司，
类型：发明
国别省市：