半导体元件及其制备方法技术

本案公开一种半导体元件及其制备方法。该半导体元件包括一第一堆叠结构设置于一第一基底；一第一杂质区域与一第二杂质区域分别设置于该第一堆叠结构相对的侧边并与该第一堆叠结构操作性地关联；一第二堆叠结构设置于该第一堆叠结构，且一中间绝缘层设置于其间；及一第三杂质区域设置于该第二堆叠结构的一侧边，且与该第二杂质区域电性耦合。该第一堆叠结构包括交替地排列的多个第一半导体层与多个栅极组合。所述栅极组合包括一栅极介电层与一栅极电极。该第二堆叠结构包括交替地排列的多个第二半导体层与多个电容次单元。所述电容次单元包括一电容介电层与一电容电极。次单元包括一电容介电层与一电容电极。次单元包括一电容介电层与一电容电极。

【技术实现步骤摘要】
半导体元件及其制备方法


[0001]本申请案主张2020年12月29日申请的美国正式申请案第17/136,812号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
[0002]本公开是关于一种半导体元件及其制备方法。更具体地，一种具有介电全环绕电容的栅极全环绕半导体元件及其制备方法。

技术介绍

[0003]半导体元件被用于各种电子应用中，例如个人计算机，移动电话，数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体元件的尺寸不断地缩小。然而，缩小尺寸导致了制程中出现各种问题，并且这些问题更不断衍生出不同状况。因此，在提高半导体元件的性能、质量、良率和可靠性以及降低复杂度等方面仍然面临挑战。
[0004]上文的「先前技术」说明仅是提供
技术介绍
，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。

技术实现思路

[0005]本公开的一方面提供一种半导体元件，其包括一第一堆叠结构设置于一第一基底；一第一杂质区域与一第二杂质区域分别设置于该第一堆叠结构相对的侧边并与该第一堆叠结构操作性地关联；一第二堆叠结构设置于该第一堆叠结构，且一中间绝缘层设置于其间；及一第三杂质区域设置于该第二堆叠结构的一侧边，且与该第二杂质区域电性耦合。该第一堆叠结构包括交替地排列的多个第一半导体层与多个栅极组合。所述栅极组合包括一栅极介电层与一栅极电极。该第二堆叠结构包括交替地排列的多个第二半导体层与多个电容次单元。所述电容次单元包括一电容介电层与一电容电极。
[0006]在一些实施例中，该半导体元件还包括一掩埋位元线，其设置于该第一基底内，且电性耦合至该第一杂质区域。
[0007]在一些实施例中，该掩埋位元线水平地远离该第一堆叠结构。
[0008]在一些实施例中，该半导体元件还包括多个第一内间隙壁，其设置于该第一杂质区域与所述栅极组合之间，且设置于该第二杂质区域与所述栅极组合之间。
[0009]在一些实施例中，该半导体元件还包括多个栅极间隙壁，其设置于所述栅极组合中最顶层的一个的相对的侧边上。
[0010]在一些实施例中，所述栅极间隙壁与所述第一内间隙壁包括相同的材料。
[0011]在一些实施例中，该半导体元件还包括多个第二内间隙壁，其设置于该第三杂质区域与所述电容次单元之间。
[0012]在一些实施例中，该半导体元件还包括一第四杂质区域，其与该第三杂质区域相对设置。
[0013]在一些实施例中，该第二杂质区域与该第三杂质区域通过一第一导电插塞电连
接。
[0014]在一些实施例中，该半导体元件还包括一第一导电垫与一第一导电插塞，该第一导电垫设置于该第三杂质区域下，该第一导电插塞设置于该第一导电垫下且位于该第二杂质区域上。该第二杂质区域与该第三杂质区域通过该第一导电垫及第一导电插塞电性耦合。
[0015]在一些实施例中，所述第一半导体层中最底层的一个直接与该第一基底的顶面接触。
[0016]在一些实施例中，所述栅极组合中最底层的一个直接与该第一基底的顶面接触。
[0017]在一些实施例中，该半导体元件还包括一掩埋绝缘层，其设置于第一基底内，其中该第一堆叠结构设置于该掩埋绝缘层上。
[0018]在一些实施例中，该半导体元件还包括一缓冲层，其设置于该第一基底与该第一堆叠结构之间。
[0019]在一些实施例中，该第二堆叠结构的厚度大于该第一堆叠结构的厚度。
[0020]在一些实施例中，所述第二半导体层中最底层的一个直接与该中间绝缘层的顶面接触。
[0021]在一些实施例中，所述电容次单元中最底层的一个直接与该中间绝缘层的顶面接触。
[0022]本公开的另一方面提供一种半导体元件的制备方法，其包括形成一第一堆叠结构于一第一基底上；形成一第一杂质区域与一第二杂质区域于该第一堆叠结构相对的侧边；形成一中间绝缘层于该第一堆叠结构上；沿该中间绝缘层形成一第一导电插塞，且其与该第二杂质区域电连接；形成一第二堆叠结构于该中间绝缘层上；及形成一第三杂质区域于该第二堆叠结构的一侧边，且其与该第一导电插塞电连接。该第一堆叠结构包括交替地排列的多个第一半导体层与多个栅极组合。所述栅极组合包括一栅极介电层与一栅极电极。该第二堆叠结构包括交替地排列的多个第二半导体层与多个电容次单元。所述电容次单元包括一电容介电层与一电容电极。
[0023]在一些实施例中，形成该第一堆叠结构于该第一基底上包括：形成一第一垂直堆叠于该第一基底上，其包括交替地形成多个第三半导体层与多个第一半导体层；形成一第一伪栅极于该第一垂直堆叠上；形成多个第一沟渠于该第一垂直堆叠相对的侧边，以暴露所述第一半导体层与所述第三半导体层的侧边部分；氧化所述第一半导体层与所述第三半导体层的侧边部分，以形成多个第一侧部氧化物于所述第一半导体层相对的侧边上，及多个第三侧部氧化物于所述第三半导体层相对的侧边上；移除所述第一侧部氧化物；形成一第一杂质区域与一第二杂质区域于所述第一沟渠内；形成一第一绝缘材料的层，以覆盖该第一伪栅极、该第一杂质区域、该第二杂质区域与该第一垂直堆叠；移除该第一绝缘材料的层的一部分，以暴露该第一伪栅极；移除该第一伪栅极与所述第三半导体层，以形成多个第一空间；依序地形成该栅极介电层与该栅极电极，以填满所述第一空间。该栅极介电层与该栅极电极共同构成所述栅极组合。所述电容次单元与所述第二半导体层共同形成该第二堆叠结构。
[0024]在一些实施例中，形成该第二堆叠结构于该中间绝缘层上包括：形成一第二垂直堆叠于一第二基底上，其包括交替地形成多个第四半导体层与多个第二半导体层；形成一
第二伪栅极于该第二垂直堆叠上；形成多个第二沟渠于该第二垂直堆叠相对的侧边，以暴露所述第二半导体层与所述第四半导体层的侧边部分；氧化所述第二半导体层与所述第四半导体层的侧边部分，以形成多个第二侧部氧化物于所述第二半导体层相对的侧边上，及多个第四侧部氧化物于所述第四半导体层相对的侧边上；移除所述第二侧部氧化物；移除该第二伪栅极与所述第四半导体层，以形成多个第二空间；依序地形成该电容介电层与该电容电极，以填满所述第二空间；反转地接合该第二堆叠结构至该中间绝缘层；及移除该第二基底。该电容介电层与该电容电极共同构成所述电容次单元。所述电容次单元与所述第二半导体层共同形成该第二堆叠结构。
[0025]由于本公开的半导体元件的设计，该电容电极与该电容介电层之间的接触表面将得以增加。相应地，由该电容介电层与该电容电极所构成的电容器将具有提升的电气特性(电容值)。因此，半导体元件的效能将得以提升。
[0026]上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属
中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：一第一堆叠结构，设置于一第一基底上，且包括：交替地排列的多个第一半导体层与多个栅极组合，所述栅极组合包括一栅极介电层与一栅极电极；一第一杂质区域与一第二杂质区域分别设置于该第一堆叠结构相对的侧边，且与第一堆叠结构操作地关联；一第二堆叠结构，设置于第一堆叠结构的上方，且一中间绝缘层位于其间，该第二堆叠结构包括：交替地排列的多个第二半导体层与多个电容次单元，所述电容次单元包括一电容介电层与一电容电极；及一第三杂质区域设置于该第二堆叠结构的一侧边，且与该第二杂质区域电性耦合。2.如权利要求1所述的半导体元件，还包括一掩埋位元线，其设置于该第一基底内，且电性耦合至该第一杂质区域。3.如权利要求2所述的半导体元件，其中该掩埋位元线水平地远离该第一堆叠结构。4.如权利要求3所述的半导体元件，还包括多个第一内间隙壁，其设置于该第一杂质区域与所述栅极组合之间，且设置于该第二杂质区域与所述栅极组合之间。5.如权利要求4所述的半导体元件，还包括多个栅极间隙壁，其设置于所述栅极组合中最顶层的一个的相对的侧边上。6.如权利要求5所述的半导体元件，其中所述栅极间隙壁与所述第一内间隙壁包括相同的材料。7.如权利要求5所述的半导体元件，还包括多个第二内间隙壁，其设置于该第三杂质区域与所述电容次单元之间。8.如权利要求5所述的半导体元件，还包括一第四杂质区域，其与该第三杂质区域相对设置。9.如权利要求5所述的半导体元件，其中该第二杂质区域与该第三杂质区域通过一第一导电插塞电连接。10.如权利要求5所述的半导体元件，还包括一第一导电垫与一第一导电插塞，该第一导电垫设置于该第三杂质区域下，该第一导电插塞设置于该第一导电垫下且位于该第二杂质区域上，其中该第二杂质区域与该第三杂质区域通过该第一导电垫及第一导电插塞电性耦合。11.如权利要求1所述的半导体元件，其中所述第一半导体层中最底层的一个直接与该第一基底的顶面接触。12.如权利要求1所述的半导体元件，其中所述栅极组合中最底层的一个直接与该第一基底的顶面接触。13.如权利要求1所述的半导体元件，还包括一掩埋绝缘层，其设置于该第一基底内，其中该第一堆叠结构设置于该掩埋绝缘层上。14.如权利要求1所述的半导体元件，还包括一缓冲层，其设置于该第一基底与该第一堆叠结构之间。15.如权利要求1所述的半导体元件，其中该第二堆叠结构的厚度大于该第一堆叠结构
的厚度。16.如权利要求1所述的半导体元件，其中所述第二半导体层中最底层的一个直接与该中间绝缘层的顶面接触。17.如权利要求1所述的半导体元件，其中所述电容次单元中最底层的一个直接与该中间绝缘层的顶面接触。18.一...

【专利技术属性】
技术研发人员：周良宾，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：