相位校准装置制造方法及图纸

本发明专利技术涉及一种相位校准装置，所述装置包括有：一常态锁相回路、一高速频率产生器、一单频频率产生器、至少二除频器及锁相频率产生器、至少二发射器、一多位加法器、一时间差测量器及一位滑动值设定器。其中所述时间差测量器的输入端耦接于所述多位加法器的输出端，所述位滑动值设定器的输入端耦接于所述时间差测量器的输出端，所述位滑动值设定器的输出端个别耦接于所述至少二发射器，以设定所述至少二发射器的位滑动值。缘此，本发明专利技术经由较少的逻辑电路，即能完成多个场可程序设计门阵列中各个发射器的相位校准，使得各个发射器传输串行数据到待测组件时的各个信号为同相位。数据到待测组件时的各个信号为同相位。数据到待测组件时的各个信号为同相位。

【技术实现步骤摘要】
相位校准装置


[0001]本专利技术涉及一种相位校准装置，特别是一种能够运用在多个场可程序设计门阵列(FPGA)上，将所述多个场可程序设计门阵列内的发射器输出的串行数据校准为同一相位。

技术介绍

[0002]现有关于场可程序设计门阵列(FPGA：Field Programmable Gate Array)技术中，关于在场可程序设计门阵列电路中的多个发射器(TX：Transmitter)之间，由于组件之间个别特性上的差异，会使得各个发射器的输出信号为不同相位，亦即每一个发射器至待测组件(DUT)之间会有相位(Phase)上的差异产生。尤其在使用FPGA产生多个发射器(TX：Transmitter)的情况下，使用相同的频率除频
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锁相回路频率(CLK DIVIDER
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PLLCLK)电路，经由分频以输出串行数据(serial data)时，正常的接收器(Receiver)端可以同时接收到这些输出的串行数据(serial data)，并不会有相位问题。但是，当使用不同的频率除频
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锁相回路频率(CLK DIVIDER
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PLLCLK)电路时，就算使用相同FPGA，则个别的发射器(TX：Transmitter)的锁相回路频率(PLLCLK)执行拴锁(latched)的时间会有所差异，而在输出串行数据时就会存在不同的相位。因此，当我们需要使用不同频率除频
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锁相回路频率电路来产生发射器时，必须做相位的校准(Phase alignment)来确保产生的串行数据是为同相位，如此则接收器端接收时才会没有时间差，才能有同相位的串行数据。所述的接收器端，可以是一个待测组件。
[0003]现有技术中，CN103338178A的“基于FPGA全相位的OFDM系统设计”，其中主要针对OFDM系统的发展现状及技术原理进行了介绍，并对OFDM基带传输系统的分析，采用FPGA技术实现了一种OFDM基带传输系统，包括FFT/IFFT、信道编译码、交织及解交织、星座映射及解映像、卷积编码和viterbi编码等关键模块。然而这种使用复杂的电路组件构成，不仅成本过高，且不利于使用在同时具有多个FPGA电路板的整体相位校准之中。
[0004]另一现有技术，CN103916102A的“一种FPAG内嵌全数字低功耗时钟产生电路”，其中主要是欲解决传统时钟产生电路在高频工作情况下，动态功耗过大而限制最高工作频率上限的问题。此现有技术中使用：数字控制振荡器和句柄产生电路；数字控制振荡器包括多任务器、与非门和延时链；句柄产生电路包括使能句柄产生电路和复用控制译码产生电路。显然，此现有技术亦不适合于多个FPGA电路板的相位校准作业。
[0005]另有现有技术，US6750674的“Carry chain for use between logic modules in a field programmable gate array”，同样的由于所述现有技术电路复杂而有待改善。再一现有技术为US9088399的“Circuit and method for testing jitter tolerance”则主要在于解决jitter tolerance的问题，所述电路技术不仅复杂且与本公开不相同。

技术实现思路

[0006]本专利技术为一种相位校准装置，能够有效的运用在同时具有多个场可程序设计门阵列(FPGA)的整体相位校准作业上，且使用简化的逻辑电路，即能完成多个场可程序设计门
阵列的相位校准，避免当多个场可程序设计门阵列的发射器传输串行数据到待测组件时的各个信号之间会有时间差产生，本专利技术案能简化电路的控制运行，并且能够大幅度降低电路的制作成本，有效改善现有技术的缺失。
[0007]本专利技术的相位校准装置，是使用于同时具有多个场可程序设计门阵列的相位校准之中，所述相位校准装置包括有：一常态锁相回路；一高速频率产生器，所述高速频率产生器的输入端耦接于所述常态锁相回路的输出端；一单频频率产生器，所述单频频率产生器的输入端耦接于所述常态锁相回路的输出端，并输出一启始脉冲；至少二除频器及锁相频率产生器，所述至少二除频器及锁相频率产生器的输入端个别耦接于所述高速频率产生器的输出端，且所述至少二除频器及锁相频率产生器有第一组输出端及第二组输出端；至少二发射器，所述至少二发射器的输入端个别对应耦接于所述至少二除频器及锁相频率产生器的所述第二组输出端，所述至少二发射器的输出则耦接至一待测组件；一多位加法器，所述多位加法器的输入端耦接于所述启始脉冲以及耦接于所述至少二除频器及锁相频率产生器的所述第一组输出端；一时间差测量器，所述时间差测量器的输入端耦接于所述多位加法器的输出端；一位滑动值设定器，所述位滑动值设定器的输入端耦接于所述时间差测量器的输出端，所述位滑动值设定器的输出端个别耦接于所述至少二发射器，以设定所述至少二发射器的位滑动值。
[0008]在一实施例中，所述至少二除频器及锁相频率产生器的所述第一组输出端，为个别输出有第一测量信号及第二测量信号。
[0009]在一实施例中，所述位滑动值设定器的输出端是分别输出有一第一设定信号及一第二设定信号。
[0010]在一实施例中，所述第一测量信号为一停止脉冲，所述第二测量信号亦为一停止脉冲。
[0011]在一实施例中，所述多位加法器的内部针对每一个位所对应的电路为相同，皆包括有：一加法器，所述加法器输入有一逻辑高电平及一逻辑低电平，且所述加法器耦接有一计数频率输入及一计数频率输出，并产生和的输出；一第一多任务器，所述第一多任务器的输入端耦接于所述和的输出，所述第一多任务器输出有一数据输入；一第二多任务器，所述第二多任务器的一输入端耦接于所述数据输入；一逻辑门，所述逻辑门的一输入端耦接于所述第二多任务器的输出端；一触发器，所述触发器的输入端耦接于所述逻辑门的输出端，所述触发器的输出端为一拴锁输出。
[0012]在一实施例中，包括有一输入多任务器，所述输入多任务器设置介于所述加法器中的所述逻辑低电平的输入端之间，即所述加法器的所述逻辑低电平的输入，是先传输到所述输入多任务器的输入端，之后所述输入多任务器的输出再作为所述加法器的输入之一。
[0013]在一实施例中，所述计数频率输入即为所述启始脉冲；所述计数频率输出即为至下一位的标示。
[0014]在一实施例中，所述逻辑门为一与门；其中所述触发器为一D型触发器，所述D型触发器的输入端还包括连接有一频率信号，所述频率信号为一停止脉冲。
[0015]在一实施例中，所述时间差测量器为内含在所述多位加法器中，即为由所述多位加法器本身即能完成时间差的测量。
[0016]在一实施例中，在所述多位加法器之中的两个位所对应的电路构成组件为相同，并且将上一个位所对应的电路中的计数频率输出连接至下一个位所对应的电路中的计数频率输入；以及将上一个位所对应的拴锁输出与下一个位所对应的拴锁输出之间，作为一测量时间差。
[0017]为使能更进本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种相位校准装置，其特征在于，使用于同时具有多个场可程序设计门阵列的相位校准之中，所述相位校准装置包括有：一常态锁相回路；一高速频率产生器，所述高速频率产生器的输入端耦接于所述常态锁相回路的输出端；一单频频率产生器，所述单频频率产生器的输入端耦接于所述常态锁相回路的输出端，并输出一启始脉冲；至少二除频器及锁相频率产生器，所述至少二除频器及锁相频率产生器的输入端个别耦接于所述高速频率产生器的输出端，且所述至少二除频器及锁相频率产生器有第一组输出端及第二组输出端；至少二发射器，所述至少二发射器的输入端个别对应耦接于所述至少二除频器及锁相频率产生器的所述第二组输出端；一多位加法器，所述多位加法器的输入端耦接于所述启始脉冲以及耦接于所述至少二除频器及锁相频率产生器的所述第一组输出端；一时间差测量器，所述时间差测量器的输入端耦接于所述多位加法器的输出端；一位滑动值设定器，所述位滑动值设定器的输入端耦接于所述时间差测量器的输出端，所述位滑动值设定器的输出端个别耦接于所述至少二发射器，以设定所述至少二发射器的位滑动值。2.如权利要求1所述的相位校准装置，其特征在于，所述至少二除频器及锁相频率产生器的所述第一组输出端，为个别输出有第一测量信号及第二测量信号。3.如权利要求1所述的相位校准装置，其特征在于，所述位滑动值设定器的输出端是分别输出有一第一设定信号及一第二设定信号。4.如权利要求2所述的相位校准装置，其特征在于，所述第一测量信号为一停止脉冲，所述第二测量信号亦为一停止脉冲。5.如权利要求1所述的相位校准装置，其特征在于，所述多位加法器的内部针对每一个位所对应的电路为相同，皆包括有：一加...

【专利技术属性】
技术研发人员：曾青泳，翁永达，汪秉龙，
申请(专利权)人：久元电子股份有限公司，
类型：发明
国别省市：