半导体装置制造方法及图纸

本发明专利技术提供一种可靠性高的半导体装置，其通过比较简单的方法提高芯片的终端构造(终端区域)的高温高湿偏压，并且可抑制对设备特性的影响。具备配置于半导体基板的主面的有源区域和以包围所述有源区域的方式配置于所述主面的终端区域，所述终端区域具有形成于所述半导体基板的主面上的层间绝缘膜和以覆盖所述层间绝缘膜的方式形成的有机系保护膜，在所述层间绝缘膜与所述有机系保护膜之间设有膜厚为100nm以下的含有氮的绝缘膜。为100nm以下的含有氮的绝缘膜。为100nm以下的含有氮的绝缘膜。

【技术实现步骤摘要】
半导体装置


[0001]本专利技术涉及半导体装置的结构，特别是涉及适用于功率半导体芯片的终端结构而有效的技术。

技术介绍

[0002]作为功率半导体芯片的耐压劣化的原因之一，有芯片终端部的电场集中。在功率半导体芯片的表面形成接合时，在施加反向偏压时，在终端部耗尽层向扇型扩展。扇型区域的电荷的电力线聚集在芯片终端部，产生所谓的电场集中。其结果是，以与理论耐压相比相当低的电压引起雪崩击穿(绝缘破坏)。
[0003]为了缓和该芯片终端部的电场集中，在施加反向偏压时需要将来自扩大为扇形的耗尽层区域的电荷的电力线的目的地从芯片终端部向终端结构(以下，也称为终端区域)整体分散。作为其方法，提出了在与接合终端相邻的半导体表面形成与接合的表面侧的极性相同的低浓度区域的Junction Termination Extension(结终端扩展，JTE)结构、沿着接合终端部以多个环状形成与接合的表面侧的极性相同的结构的保护环结构等各种结构。
[0004]作为本
的
技术介绍
，例如有专利文献1那样的技术。专利文献1记载有以下技术，即为了防止产生因水分造成的耐压降低、漏电流增加等设备特性的劣化，在具备层间绝缘膜、源电极、漏电极的半导体基板上形成等离子体TEOS氧化膜，等离子体TEOS氧化膜在其下部的台阶部分以间隔状残留的方式蚀刻，进而在等离子体TEOS氧化膜上形成等离子体氮化膜作为钝化膜。并且，专利文献1的0016段落中记载了将等离子体氮化膜13形成为1μm的厚度的情况。
[0005]另外，在专利文献2中记载有以下技术，即为了防止因模塑树脂中的水分引起的铝布线的腐蚀、由漏电流的增加等引起的半导体装置的寿命降低，通过等离子体CVD法形成具有较高的折射率的下层侧的氮化硅膜和具有比较低的折射率的上层侧的氮化硅膜的不同膜质的2层膜。而且，在专利文献2的0013段落中记载有将第一氮化硅膜15形成为1μm的情况，在0015段落中记载了将第二氮化硅膜16形成为1μm的情况。
[0006]另外，在专利文献3中记载(专利文献3的图4和0066
‑
0068段落等)了如下内容，即在端部区域120中从下层起依次形成氧化膜42、折射率2.9以上3.3以下的电阻性氮化硅膜44、层间绝缘膜46、折射率1.8以上2.2以下的绝缘性氮化硅膜47、聚酰亚胺膜48的层叠结构，从而提高抗裂性。并且，在专利文献3的0039段落中记载有电阻性氮化硅膜44具有0.5μm以上0.8μm以下的厚度，在0066段落中记载了绝缘性氮化硅膜47的厚度约为1.2μm。
[0007]专利文献1：日本特开2001
‑
345319号公报
[0008]专利文献2：日本特开2001
‑
352056号公报
[0009]专利文献3：日本特开2017
‑
92360号公报

技术实现思路

[0010]如上所述，为了功率半导体芯片的可靠性提高和进一步的高耐压化，功率半导体
芯片的终端构造(终端区域)的绝缘耐性提高成为重要的课题。因此，作为功率半导体芯片的可靠性试验之一来实施，要求提高用于评价在高温高湿环境中使用时的耐久性的高温高湿偏压耐性。
[0011]在所述专利文献1中，形成厚度1μm的等离子体氮化膜作为钝化膜，由此防止水分的侵入，防止耐压降低、漏电流增加等设备特性的劣化。然而，等离子体氮化膜通常膜的内部应力较高，因此有可能会发生电子的迁移率变动等对设备特性造成影响。
[0012]另外，在所述专利文献2中，形成不同膜质的2层膜的氮化硅膜，氮化硅膜的总膜厚变厚为2μm，因此仍然是膜的内部应力成为问题。
[0013]另外，在所述专利文献3中，形成折射率不同的电阻性氮化硅膜和绝缘性氮化硅膜，与专利文献2同样，氮化硅膜的总膜厚从1.7μm变厚为2.0μm，有可能对设备特性造成影响。
[0014]因此，本专利技术的目的在于提供一种通过比较简单的方法来提高芯片的终端构造(终端区域)的高温高湿偏压耐性且能够抑制对设备特性的影响的可靠性高的半导体装置。
[0015]为了解决所述课题，本专利技术的特征为，具备配置于半导体基板的主面的有源区域和以包围所述有源区域的方式配置于所述主面的终端区域，所述终端区域具有形成于所述半导体基板的主面上的层间绝缘膜以及以覆盖所述层间绝缘膜的方式形成的有机系保护膜，在所述层间绝缘膜与所述有机系保护膜之间设有膜厚为100nm以下的含有氮的绝缘膜。
[0016]根据本专利技术，能够通过比较简单的方法实现提高芯片的终端构造(终端区域)的高温高湿偏压耐性，并且能够抑制对设备特性的影响的可靠性高的半导体装置。
[0017]上述以外的课题、结构及效果通过以下的实施方式的说明而变得明确。
附图说明
[0018]图1是表示本专利技术的实施例1的IGBT芯片的外观的平面图。
[0019]图2是图1的A
‑
A
’
剖视图。
[0020]图3A是表示本专利技术的实施例1的IGBT芯片的高温高湿偏压试验结果的图。
[0021]图3B是表示以往的IGBT芯片的高温高湿偏压试验结果的图。
[0022]图4是本专利技术的实施例2的IGBT芯片的局部剖视图。
[0023]图5是本专利技术的实施例3的IGBT芯片的局部剖视图。
[0024]图6是本专利技术的实施例4的IGBT芯片的局部剖视图。
[0025]图7A是表示本专利技术的实施例1的IGBT芯片的制造过程的剖视图。
[0026]图7B是表示图7A之后的制造过程的剖视图。
[0027]图7C是表示图7B之后的制造过程的剖视图。
[0028]图7D是表示图7C之后的制造过程的剖视图。
[0029]图7E是表示图7D之后的制造过程的剖视图。
[0030]图8A是表示本专利技术的实施例2的IGBT芯片的制造过程的剖视图。
[0031]图8B是表示图8A之后的制造过程的剖视图。
[0032]图8C是表示图8B之后的制造过程的剖视图。
具体实施方式
[0033]以下，使用附图对本专利技术的实施例进行说明。另外，在各附图中对相同的结构标注相同的符号，对于重复的部分省略其详细的说明。
[0034][实施例1][0035]参照图1至图3B以及图7A至图7E，对本专利技术的实施例1的半导体装置及其制造方法进行说明。图1是表示本实施例的半导体装置的外观的平面图，作为例子示出了IGBT芯片(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)。图2是图1的A
‑
A
’
剖视图。图3A是表示本专利技术的效果的一例的电压
‑
电流特性图，图3B是作为比较例示出的以往的半导体装置的电压
‑
电流特性图。图7A至图7E是表示本实施例的半导体装置的制造方法中主要的制造过程的剖视图。
[0036]另外，以下，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，该半导体装置具备：有源区域，其配置于半导体基板的主面；以及终端区域，其以包围所述有源区域的方式配置于所述主面，所述终端区域具有形成于所述半导体基板的主面上的层间绝缘膜以及以覆盖所述层间绝缘膜的方式形成的有机系保护膜，在所述层间绝缘膜与所述有机系保护膜之间设有膜厚为100nm以下的含有氮的绝缘膜。2.根据权利要求1所述的半导体装置，其特征在于，所述终端区域具有形成于所述半导体基板的主面的保护环。3.根据权利要求2所述的半导体装置，其特征在于，所述终端区域具有场板电极，该场板电极形成于所述层间绝缘膜上，并贯通形成于所述层间绝缘膜的开孔而与所述保护环连接。4.根据权利要求3所述的半导体装置，其特征在于，所述有机系保护膜以覆盖所述层间绝缘膜以及所述场板电极的方式形成。5.根据权利要求1所述的半导体装置，其特征在于，所述含有氮的绝缘膜的膜厚为50nm以下。6.根据权利要求1所述的半导体装置，其特征在于，所述含有氮的绝缘膜的膜厚为10nm以上。7.根据权利要求1所述的半导...

【专利技术属性】
技术研发人员：德光成太，白石正树，加藤丰，织田哲男，
申请(专利权)人：株式会社日立功率半导体，
类型：发明
国别省市：