绝缘栅双极晶体管制造技术

公开了一种绝缘栅双极晶体管，其至少包括以下层：第一导电类型的源极层；第二导电类型的基极层，其中，源极层和基极层电接触源极电极；第一导电类型的漂移层；以及第二导电类型的集电极层，其布置在漂移层和集电极电极之间并且电接触集电极电极。绝缘栅双极晶体管进一步包括至少两个沟槽栅极电极和至少一个沟槽肖特基电极，并且第二导电类型的收集区域布置在这些电极的底部处。收集区域位于漂移层中并通过漂移层彼此横向地分开。肖特基层在接触区域处形成到收集区域的肖特基接触。域处形成到收集区域的肖特基接触。域处形成到收集区域的肖特基接触。

【技术实现步骤摘要】
【国外来华专利技术】绝缘栅双极晶体管


[0001]本专利技术涉及功率半导体装置领域。特别地，它涉及根据权利要求1和3的前序的绝缘栅双极晶体管(IGBT)。

技术介绍

[0002]具有如图1中所示的沟槽金属氧化物半导体(MOS)单元设计的现有技术IGBT具有例如带栅极层70的沟槽栅极电极7，该栅极层通过栅极绝缘层72与p型掺杂基极层3、n+型掺杂源极层2和n
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型掺杂漂移层5电绝缘。沟槽栅极电极7布置在与基极层3相同的平面中且横向于其布置，并且比基极层3更深地延伸到漂移层5中。
[0003]对于此类沟槽栅极电极设计，导通状态损耗比平面栅极设计的导通状态损耗更低，因为沟槽设计提供竖直MOS沟道，其在竖直方向上提供电子的增强注入并且在单元附近不遭受来自电荷扩散(所谓的JFET效应)的缺陷。因此，沟槽单元示出了针对更低损耗的改进很多的载流子增强。由于竖直沟道设计所致，与平面栅极设计相比，沟槽由于出自MOS沟道的改进的电子扩散而也提供较小的空穴泄漏效应(hole drain effect)(PNP效应)。在沟槽的底部处，存在累积层，其为PIN二极管部分提供强电荷增强。因此，宽和/或深的沟槽示出了最佳性能。沟槽设计针对降低的沟道电阻而提供大的单元组装密度。然而，沟槽设计由于高峰值电场所致而在沟槽的底角附近遭受更低的阻断能力。沟槽设计在沟槽栅极下方具有大的MOS累积区和关联电容，其中难以为了Miller电容降低而在沟槽中应用场氧化物类型层。因此，如图1中所示的现有技术装置导致差的可控性和高的开关损耗。此外，沟槽设计中的高单元密度将导致高短路电流。
[0004]US 2017271490 A1公开了一种半导体装置，其包括在第一半导体区和第二电极之间的第三电极、在第一半导体区和第二电极之间的第四电极、在第一半导体区和第二电极之间以及在第三电极和第四电极之间的第二半导体区、在第二半导体区和第二电极之间的第三半导体区、在第一半导体区和第二电极之间的待电连接到第二电极的第四电极、以及在第一电极和第一半导体区之间的第五半导体区。第一绝缘膜设于第三电极和第一半导体区、第二半导体区、第三半导体区、以及第二电极之间。第二绝缘膜设于第四半导体区和第一半导体区、第二半导体区、以及第四半导体区之间。
[0005]US 2015263148 A1公开了一种半导体装置，其包括第一电极、第二电极、第一半导体层、第一半导体区、第二半导体区和绝缘层。第一半导体层设于第一电极和第二电极之间，并且接触第一电极。第一半导体区设于第一半导体层和第二电极之间，并且接触第二电极。第二半导体区设于第一半导体区和第二电极之间，并且接触第二电极。第二半导体区的杂质浓度高于第一半导体区的杂质浓度。绝缘层的一端接触第二电极且另一端定位在第一半导体层中。绝缘层沿着第二电极在第一方向上从第一电极朝向第二电极延伸。
[0006]US 6,417,554 B1公开了一种三层IGBT，其不能锁存并设有沟槽栅极和到包围沟槽栅极的耗尽区的肖特基接触。发射极接触连接到基极扩散区，该基极扩散区扩散到耗尽区中。耗尽区形成在发射极区的顶部上，该发射极区响应于栅极的接通和来自肖特基栅极
的载流子注入而将载流子发射到耗尽区中。
[0007]EP 3 471 147 A1公开了一种IGBT，其包括至少两个第一单元，这些第一单元中的每一个具有n型掺杂源极层、p型掺杂基极层、n型掺杂增强层(其中，基极层将源极层与增强层分开)、n型掺杂漂移层和p型掺杂集电极层。两个沟槽栅极电极布置在第一单元的横向侧上。晶体管包括在两个相邻第一单元的沟槽栅极电极之间的至少一个第二单元，所述至少一个第二单元在发射极侧上具有p+型掺杂阱和将阱与相邻沟槽栅极电极分开的另外的n型掺杂增强层。绝缘体层堆布置在发射极侧上的第二单元的顶部上，以使第二单元和相邻的沟槽栅极电极与金属发射极电极绝缘，该绝缘体层堆由第一绝缘层和第二绝缘层组成，其中，绝缘体堆在阱的顶部上具有第一层厚度加第二绝缘层厚度构成的厚度，并且在栅极层的顶部上具有第二绝缘层厚度构成的厚度，其中，第一绝缘层和第二绝缘层的每个厚度是至少700nm。

技术实现思路

[0008]本专利技术的目的是提供一种功率半导体装置，其具有用于在切断事件期间空穴逸出的退化改进路径，同时相对于标准接触等效解决方案将静态损耗保持在低水平。
[0009]本专利技术的目的例如通过带有权利要求1或3的特征的半导体装置来解决。在从属权利要求中指定了本专利技术的进一步发展。
[0010]示例性地，根据本专利技术的实施例的绝缘栅双极晶体管从发射极侧上的源极电极到与发射极侧相对的集电极侧上的集电极电极至少包括以下层：第一导电类型的至少源极层；第二导电类型的基极层，该第二导电类型不同于第一导电类型，其中，源极层和基极层电接触源极电极；以及第一导电类型的漂移层。此外，绝缘栅双极晶体管包括：第二导电类型的集电极层，其布置在漂移层和集电极电极之间并且电接触集电极电极；至少两个沟槽栅极电极，其延伸穿过基极层进入漂移层中，所述至少两个沟槽栅极电极中的每一个包括：导电栅极层，其横向于基极层布置；以及栅极绝缘层，其将栅极层与任何掺杂层分开；其中，沟道可形成在源极层、基极层和漂移层之间。至少一个沟槽肖特基电极包括：导电肖特基层，其横向于基极层布置并延伸穿过基极层进入漂移层中，并且其中，肖特基层电连接到源极电极；以及肖特基绝缘层，其将肖特基层与基极层分开。第二导电类型的收集区域布置在所述至少两个沟槽栅极电极的沟槽栅极电极的底部处以及所述至少一个沟槽肖特基电极的沟槽肖特基电极的底部处。收集区域位于漂移层中并通过漂移层彼此横向地分开；其中，肖特基层在接触区域处形成到收集区域的肖特基接触。
[0011]根据本专利技术的进一步优点将从从属权利要求显而易见。
附图说明
[0012]本专利技术的实施例的主题将参考附图在以下本文中更详细地解释，在附图中：
[0013]图1示出了带有沟槽栅极电极的IGBT；
[0014]图2示出了根据本专利技术的实施例的带有肖特基源极/阴极接触的另一个IGBT；
[0015]图3示出了根据本专利技术的另一个实施例的带有肖特基源极/阴极接触的另一个IGBT；
[0016]图4示出了根据本专利技术的另一个实施例的带有肖特基源极/阴极接触的另一个
IGBT；
[0017]图5示出了根据本专利技术的另一个实施例的带有肖特基源极/阴极接触的另一个IGBT；
[0018]在附图标记列表中概述了附图中使用的附图标记及其含义。通常，相似或相似机能的部分被给予相同的附图标记。所描述的实施例意在作为示例而不应限制本专利技术。
具体实施方式
[0019]现在将参考附图更充分地描述实施例的示例。
[0020]提供了示例实施例，使得本公开将是透彻的，并且将向本领域技术人员充分传达范围。阐述了众多具体细节，诸如具体部件、装置和方法的示例，以提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是，无需采用具体细节，可以以许多不同的形式体现示例实施例，本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种绝缘栅双极晶体管，其从发射极侧(90)上的源极电极(9)到与所述发射极侧(90)相对的集电极侧(97)上的集电极电极(95)至少包括以下层：
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第一导电类型的源极层(2)；
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第二导电类型的基极层(3)，所述第二导电类型不同于所述第一导电类型，其中，所述源极层(2)和所述基极层(3)电接触所述源极电极(9)；
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所述第一导电类型的漂移层(5)；
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所述第二导电类型的集电极层(6)，其布置在所述漂移层(5)和所述集电极电极(95)之间并且电接触所述集电极电极(95)；
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至少两个沟槽栅极电极(7、7
’
)，其延伸穿过所述基极层(3)进入所述漂移层(5)中，所述至少两个沟槽栅极电极(7、7
’
)中的每一个包括：导电栅极层(70、70
’
)，其横向于所述基极层(3)布置；以及栅极绝缘层(72、72
’
)，其将所述栅极层(70、70
’
)与任何掺杂层分开；其中，沟道能够形成在所述源极层(2)、所述基极层(3)和所述漂移层(5)之间，并且其中，所述源极层(2)至少布置在沟槽栅极电极(7、7
’
)中的每一个的一侧上；其特征在于：
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至少一个沟槽肖特基电极(15)，其邻近于所述至少两个沟槽栅极电极中的一个并且包括：导电肖特基层(20)，其横向于所述基极层(3)布置并延伸穿过所述基极层(3)进入所述漂移层(5)中，其中，所述肖...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：日立能源瑞士股份公司，
类型：发明
国别省市：