一种FPGA原型验证装置及验证系统制造方法及图纸

一种FPGA原型验证装置及验证系统。本发明专利技术公开了一种FPGA原型验证装置，包括：主控卡，业务卡，时钟卡，机箱；所述主控卡用于处理控制FPGA原型验证；所述业务卡包括FPGA芯片，用于执行原型验证；述时钟卡包括第一晶振，用于产生时钟信号；其中，所述主控卡与所述业务卡、所述主控卡与所述时钟卡、所述业务卡之间可插拔连接，所述主控卡、业务卡、所述时钟卡皆与所述机箱之间可拆卸连接。本发明专利技术提供的FPGA原型验证装置，采用可插拔连接，实现FPGA原型验证装置模块化、开放式的可扩展架构，可以根据用户实际需要实现灵活连接，快速搭建FPGA原型验证装置，从而实现了一个易于灵活扩展原型验证所需FPGA芯片数量的装置及验证系统，节约了成本，增加了灵活性。增加了灵活性。

【技术实现步骤摘要】
一种FPGA原型验证装置及验证系统


[0001]本专利技术涉及FPGA原型验证
，具体涉及一种FPGA原型验证装置及验证系统。

技术介绍

[0002]随着当前芯片的性能以及复杂程度不断升高，各种以前不曾出现的缺陷对传统测试方法提出了新的挑战，开发出一种适合芯片开发的系列化测试验证装置势在必行，将多个IC类项目对验证装置的需求进行整合和归类，同一系列可以在多个类似的项目中应用，从而避免了每个项目单独开发验证装置造成的资源浪费和进度延迟；测试验证装置可扩展性、通用性强，能够根据不同的项目需求快速组建，并且兼容多个项目，是可编程逻辑器件(如FPGA，Field
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Programmable Gate Array，现场可编程门阵列器件)原型验证技术发展的趋势。
[0003]现有技术提供的FPGA原型验证装置FPGA之间固定连接，主控卡、业务卡、时钟卡与机箱之间固定连接，业务卡之间固定连接，连接关系不易改变，当原型验证所需FPGA芯片数量不足时，传统的FPGA原型验证装置不易于灵活改变或扩展原型验证所需FPGA芯片数量，不易实现大规模ASIC门的原型验证。此外，传统的FPGA原型验证装置，只有一个主控卡，只能给一个用户使用固定数量的FPGA芯片，不能多个用户并发使用，这造成验证资源使用率低，浪费较大，成本较高。

技术实现思路

[0004]因此，本专利技术要解决的技术问题在于克服现有技术中的传统的FPGA原型验证装置不易于改变或灵活扩展原型验证所需FPGA芯片数量缺陷，从而提供一种FPGA原型验证装置，包括：主控卡，业务卡，时钟卡，机箱；其中，
[0005]所述主控卡用于处理控制FPGA原型验证；
[0006]所述业务卡包括FPGA芯片，用于执行原型验证；
[0007]所述时钟卡包括第一晶振，用于产生时钟信号；
[0008]其中，所述主控卡与所述业务卡之间可插拔连接；所述时钟卡与所述主控卡之间可插拔连接；所述业务卡之间可插拔连接；所述主控卡、所述业务卡、所述时钟卡可拆卸连接于机箱。
[0009]进一步地，所述主控卡包括主控芯片，存储器，第三时钟输入接口，时钟产生区域，第一时钟输出接口，第一调试接口；
[0010]所述业务卡包括两颗FPGA芯片，第二CPLD芯片，JTAG，多个第二输入输出接口，第一时钟输入接口，第二调试接口；
[0011]所述时钟卡包括第三CPLD芯片，第二PLL芯片，多个第二时钟输出接口，第二时钟输入接口；
[0012]其中，所述第一时钟输出接口与所述第一时钟输入接口连接；所述第二输入输出
接口与其他所述业务卡上的所述第二输入输出接口连接实现多颗FPGA芯片互联或级联；所述第一调试接口与所述第二调试接口连接；所述第二CPLD芯片用于配置所述业务卡上的所述第二输入输出接口和所述第一时钟输入接口；所述第三CPLD芯片用于配置所述时钟卡上的所述第二时钟输出接口和所述第二时钟输入接口；通过所述JTAG可以识别所述两颗所述FPGA芯片；所述时钟产生区域产生的时钟信号可通过所述第一时钟输出接口接入到所述第一时钟输入接口；所述第二时钟输入接口可选择的连接另一所述时钟卡上的所述第二时钟输出接口；所述第三时钟输入接口可选择连接时钟卡上的所述第二时钟输出接口。
[0013]进一步地，所述主控芯片调用所述存储器数据，通过所述第二CPLD芯片为所述FPGA芯片配置数据。
[0014]进一步地，通过所述JTAG的扫描识别，所述主控芯片对两颗所述FPGA芯片的可选择配置或升级。
[0015]进一步地，时钟产生区域包括第二晶振，第一CPLD芯片，第一PLL芯片；所述第一CPLD芯片配置所述第一时钟输出接口；所述第二晶振配合所述第一PLL芯片产生时钟信号，从所述第一时钟输出接口输出。
[0016]进一步地，所述主控卡为N个，所述业务卡M个，且M≥N。
[0017]进一步地，一个所述主控卡可以同时控制1～M个所述业务卡。
[0018]进一步地，所述主控卡、所述业务卡以及所述时钟卡的PCB板上下两面对应分别设置电源插座以连接电源。
[0019]本申请另外提供一种FPGA原型验证系统，包括上述任一所述的FPGA原型验证装置，主机，交换机，其中所述主机通过交换机连接所述FPGA原型验证装置，控制至少一个所述FPGA原型验证装置的所述时钟卡产生同步时钟信号，可选择的将所述同步时钟信号输出至其他所述FPGA原型验证装置。
[0020]实施本专利技术的技术方案，具有以下有益效果：本专利技术提供的一种FPGA原型验证装置，包括主控卡、业务卡、时钟卡、机箱，其中主控卡与业务卡之间可插拔连接，时钟卡与主控卡之间可插拔连接，业务卡之间可插拔连接，主控卡、业务卡、时钟卡可拆卸连接于机箱，实现FPGA原型验证装置模块化、开放式的可扩展架构，可以根据需要通过标准连接线实现所述主控卡与所述业务卡之间的灵活连接，根据不同的需求，快速搭建FPGA原型验证装置，从而实现了一个易于灵活扩展原型验证所需FPGA芯片数量的装置，节约了成本，增加了灵活性。
[0021]本专利技术技术方案，具有如下优点：
[0022]1.本专利技术提供的FPGA原型验证装置，主控卡、时钟卡、业务卡、机箱两两之间采用可插拔连接，实现FPGA原型验证装置和验证系统的模块化、开放式的可扩展架构，可以根据用户实际需要实现主控卡、时钟卡、业务卡与机箱之间便于马上实施的灵活连接，也可以方便用户扩展主控卡、时钟卡、或业务卡，最大可支持超过100亿ASIC门的原型验证，同时方便调配资源，实现资源最大化使用。
[0023]2.本专利技术提供的一个FPGA原型验证装置可以设置至少一个主控卡，一个主控卡对应一个用户使用，依据客户需要，一个主控卡控制单个业务卡或多个业务卡，同时支持两个及以上用户同时使用，并且完全独立互不影响，由此可以实现多用户并发使用，最优化系统资源使用效率。
附图说明
[0024]为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]图1是本申请实施例的FPGA原型验证装置连接示意图；
[0026]图2是本申请实施例的主控卡布局示意图；
[0027]图3是本申请实施例的业务卡布局示意图；
[0028]图4是本申请实施例的时钟卡布局示意图；
[0029]图5是本申请实施例的主控卡控制业务卡的流程示意图；
[0030]图6是本申请实施例的FPGA原型验证装置另一主控卡控制业务卡的连接示意图；
[0031]图7是本申请实施例的FPGA原型验证系统连接示意图；
[0032]图8是本申请实施例的FPGA原型验证装置内部实物俯视示意图。
具体实施方式
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA原型验证装置，其特征在于，包括：主控卡，业务卡，时钟卡，机箱；其中，所述主控卡用于处理控制FPGA原型验证；所述业务卡包括FPGA芯片，用于执行原型验证；所述时钟卡包括第一晶振，用于产生时钟信号；其中，所述主控卡与所述业务卡之间可插拔连接；所述时钟卡与所述主控卡之间可插拔连接；所述业务卡之间可插拔连接；所述主控卡、所述业务卡、所述时钟卡可拆卸连接于机箱。2.根据权利要求1所述的FPGA原型验证装置，其特征在于，所述主控卡包括主控芯片，存储器，第三时钟输入接口，时钟产生区域，第一时钟输出接口，第一调试接口；所述业务卡包括两颗FPGA芯片，第二CPLD芯片，JTAG，多个第二输入输出接口，第一时钟输入接口，第二调试接口；所述时钟卡包括第三CPLD芯片，第二PLL芯片，多个第二时钟输出接口，第二时钟输入接口；其中，所述第一时钟输出接口与所述第一时钟输入接口连接；所述第二输入输出接口与其他所述业务卡上的所述第二输入输出接口连接实现多颗FPGA芯片互联或级联；所述第一调试接口与所述第二调试接口连接；所述第二CPLD芯片用于配置所述业务卡上的所述第二输入输出接口和所述第一时钟输入接口；所述第三CPLD芯片用于配置所述时钟卡上的所述第二时钟输出接口和所述第二时钟输入接口；通过所述JTAG可以识别所述两颗所述FPGA芯片；所述时钟产生区域产生的时钟信号可通过所述第一时钟输出接口接入到所述第一时钟输入接口；所述第二时钟输入接口可选择的连接另一所述时钟卡...

【专利技术属性】
技术研发人员：刘兴茂，刘丹，暴宇，马婧，李俊华，张佩文，徐国超，
申请(专利权)人：江苏汤谷智能科技有限公司，
类型：发明
国别省市：