FPGA芯片布局的方法、装置及设备制造方法及图纸

本发明专利技术实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数I

【技术实现步骤摘要】
FPGA芯片布局的方法、装置及设备


[0001]本专利技术涉及集成电路
，尤其涉及现场可编程门阵列(Field-Programmable Gate Array，FPGA)芯片布局的方法、装置及设备。

技术介绍

[0002]FPGA芯片的设计流程主要包括逻辑综合、技术映射、封装、布局、布线、比特流生成等阶段，其中，布局是非常复杂并且很最关键的一个阶段，其结果直接影响了电路性能、面积、可靠性、功率和制造产量等。
[0003]目前基于FPGA芯片的布局以其内部的模块作为单元，将模块间的总线长作为目标来指导布局过程中单元的摆放位置；该方法虽然减少了单元的规模，但降低了布局的灵活性、并且可能导致电路延时违规。

技术实现思路

[0004]本专利技术解决的技术问题包括提高布局的灵活性、避免电路延时违规等。
[0005]为解决上述技术问题，本专利技术实施例提供一种FPGA芯片布局的方法，FPGA芯片的电路包括电路元素，电路元素包括LUT和FF，方法包括：获取时延查找表矩阵函数I
d
(x，y)，时延查找表矩本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA芯片布局的方法，所述FPGA芯片的电路包括电路元素，所述电路元素包括LUT和FF，其特征在于，所述方法包括：获取时延查找表矩阵函数I
d
(x，y)，所述时延查找表矩阵函数I
d
(x，y)表示电路元素间时延关于电路元素间距离的函数关系，所述电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，所述电路元素间距离包括x和y，其分别为所述终端电路元素的输入引脚j相对于所述源电路元素的输出引脚i在X和Y方向的距离；将所述时延查找表矩阵函数I
d
(x，y)转化为连续的矩阵函数；通过所述连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于所述时延惩罚函数T(x，y)计算所述电路元素之间的最短时延。2.根据权利要求1所述的方法，其特征在于，所述源电路元素和所述终端电路元素均属于CLB并且其间的布线经过非CLB模块，所述电路元素间时延包括所述非CLB模块产生的修正时延。3.根据权利要求1或2所述的方法，其特征在于，所述源电路元素和所述终端电路元素在X和/或Y方向的距离超过最长线段，所述电路元素间时延包括长距离时延。4.根据权利要求1所述的方法，其特征在于，包括通过如下公式将所述时延查找表矩阵函数I
d
(x，y)转化为连续的矩阵函数I
b
(x，y)：(x，y)：其中，x1、x2、y1和y2为点(x，y)双线性插值四个边界的坐标。5.根据权利要求1所述的方法，其特征在于，包括通过如下公式将所述时延查找表矩阵函数I
d
(x，y)转化为连续的矩阵函数I
s
(x，y)：(x，y)：(x，y)：(x，y)：(x，y)：其中，x1、x2、y1和y2为点(x，y)双线性插值四个边界的坐标。6.根据权利要求5所述的方法，其特征在于，包括通过如下公式计算所述时延惩罚函数T(x，y)：T(x，y)＝∑
nete
(∑
j∈e\{i}
Timing_Cost(i，j))，
Timing_Cost(i，j)＝I
s
(x
j-x
i
，y
j-y
i
)
·
Crit(i，j)，D
min1
＝T(x，y)，其中，e为所述输出引脚i到所述输入引脚j的线网，x
i
和y
i
分别为所述输出引脚i的横坐标和纵坐标，x
j
和y
j
分别为所述输入引脚j的横坐标和纵坐标，Timing_Cost(i，j)为所述输出引脚i到所述输入引脚j的连接的时延惩罚，Crit(i，j)为所述输出引脚i到所述输入引脚j的连接的关键量，weighted_slack(i，j)为所述输出引脚i到所述输入引脚j的连接的加权松弛量，D
max
为电路中所有引脚彼此之间的最大到达时延，所述最短时延包括第一最短时延，D
min1
为所述第一最短时延。7.根据权利要求6所述的方法，其特征在于，包括通过如下公式计算weighted_slack(i，j)：weighted_slack(i，j)＝slack(i，j)/T
required
(j)，slack(i，j)＝T
required
(j)-T
arrival
(i)-delay(i，j)，delay(i，j)，其中，slack(i，j)为所述输出引脚i到输入引脚j的连接的松弛量，T
required
(i)为要求到达所述输出引脚i的时间，T
required
(j)为要求到达所述输入引脚j的时间，T
arrival
(i)为实际到达所述输出引脚i的时间，T
arrival
(j)为实际到达所述输入引脚j的时间，delay(i，j)为所述输出引脚i到所述输入引脚j的时延，delay(j，i)为所处输入引脚j到所述输出引脚i的时延。8.根据权利要求7所述的方法，其特征在于，包括获取用于处理时钟约束的时钟栏栅区域代价函数F(x，y)，其通过如下公式计算：F(x，y)＝F
H
(x)F
V
(y)，(y)，其中，F
H
(x)和F
V
(y)分别为在X和Y方向上的时钟栏栅区域代价函数，x
L
和x
R
分别为时钟栏栅区域在X左、右边界的坐标，y
T
和y
B
分别为时钟栏栅区域在Y上、下边界的坐标；基于如下公式计算所述最短时延：D
min2
＝min(λ1T(x，y)，λ2F(x，y))，其中，所述最短时延包括第二最短时延，D
min2
为所述第二最短时延，λ1和λ2分别为调节时延惩罚函数T(x，y)和时钟栏栅区域代价函数F(x，y)的惩罚因子。9.根据权利要求8所述的方法，其特征在于，包括获取用于处理时钟约束的异质块密度函数D(x，y)，其通过如下公式计算：
M
b
＝A
b-mB
b
，其中，所述FPGA芯片被均分为多个大小相等的网格，A
b
为一个网格的面积，B
b
为异质基础面积，M
b
为每个网格中期望类型的电路元素的面积，m为控制B
b
变化速度的参数，λ
L
、λ
F
、λ
R
和λ
D
分别为LUT、FF、RAM和DSP的惩罚因子，和分别为所述网格中LUT、FF、RAM和DSP的面积，和分别为所述网格中LUT、FF、RAM和DSP的最大允许面积；基于如下公式计算所述最短时延：D
min3
＝min(λ3T(x，y)，λ4F(x，y)，λ5D(x，y))，其中，所述最短时延包括第三最短时延，D
min3
为所述第三最短时延，λ3、λ4和λ5分别为调节时延惩罚函数T(x，y)、时钟栏栅区域代价函数F(x，y)和异质块密度函数D(x，y)的惩罚因子。10.根据权利要求9所述的方法，其特征在于，包括获取线长估计函数其通过如下公式计算：其中，e为包括所述输出引脚i的线网，E为线网的集合，x
i
和y
i
分别为所述输出引脚i的横坐标和纵坐标，γ为用于控制光滑的参数；基于如下公式计算所述最短时延：其中，所述最短时延包括第四最短时延，D
min4
为所述第四最短时延，λ6、λ7、λ8和λ9分别为调节时延惩罚函数T(x，y)、时钟栏栅区域代价函数F(x，y)、异质块密度函数D(x，y)和线长估计函数的惩...

【专利技术属性】
技术研发人员：王似飞，林智锋，杨琼华，陈建利，徐烈伟，吴昌，
申请(专利权)人：上海复旦微电子集团股份有限公司，
类型：发明
国别省市：