【技术实现步骤摘要】
基于多电场模型的时钟驱动FPGA芯片全局布局方法
[0001]本专利技术属于电子电气设计自动化（Electronic Design Automation，以下简称EDA）
，涉及芯片集成电路物理设计中针对现场可编程门阵列（Field Programmable Gate Array，以下简称FPGA）的全局布局技术，具体涉及一种基于多电场模型系统的时钟驱动FPGA全局布局方法。
技术介绍
[0002]FPGA是一种在硅片上进行预先设计的具有可编程特性的半定制集成电路芯片。在FPGA芯片制造过程中，制造厂商会预先在硅片上设计出可编程门逻辑器件；在客户使用过程时，设计人员可以通过硬件描述语言（Verilog或者VHDL）描述定制化的逻辑电路，然后利用逻辑综合，布局和布线等EDA软件，将定制化的逻辑电路快速刻录到FPGA上进行测试。FPGA能够按照设计人员的需求快速配置为指定的电路结构，让客户能够在芯片开发前期不必依赖流片周期长，一次性工程费用大的专用集成电路（Application Specific Integrated C...
【技术保护点】
【技术特征摘要】
1.一种基于多电场模型的时钟驱动FPGA芯片全局布局方法，分别对多种不同器件类型的密度分布建立电场模型；输入逻辑综合后得到的电路网表和FPGA芯片的布局限制，使得在全局布局阶段生成有利于合法化阶段满足时钟路由限制的布局结果；将带约束非凸优化模型转化为无约束非凸优化模型；采用嵌套优化框架方法统一对约束求解，即实现基于多电场模型的时钟驱动FPGA芯片全局布局；包括如下步骤：A．建立优化模型，包括：将当前所有器件的横纵坐标向量分别记为和；所有线网组成集合；其中线网；优化模型中的线网的线长项记为；A1.计算得到近似布线线长；A2. 分别对多种不同的器件类型的密度分布建立基于多电场的密度模型；对于每种器件类型，分别对单个器件类型建立电场的密度分布模型，过程如下：定义参数, 表示在除了类型器件可放的单元以外位置的背景电荷密度；类型器件可放的单元内的背景电荷密度为零；将类型的器件表示为一个均匀带电二维带电体，即器件所带电荷均匀分布在其所覆盖的位置内；其中，，表示属于类型的器件集合；将背景电荷密度和所有类型器件所带的电荷相加，即得到二维电路版图上每一个点的电荷密度, 其中为二维电路版图上任意一点的位置坐标；利用麦克斯韦方程组，可得到器件类型所对应的电场系统中的电荷密度，表示为：；A3. 建立二次罚函数时钟惩罚项模型，包括：A31.设计时钟路由分配算法，根据当前器件位置，生成器件到可用时钟区域的映射，使得生成的映射不仅满足时钟路由限制，而且对线长的扰动最小；A32. 基于采用时钟路由分配算法生成的器件到可用时钟区域的映射，生成二次罚函数时钟惩罚项；在优化目标中加入光滑化的二次时钟罚函数项，将时钟驱动的FPGA布局建模为带约束非凸优化模型；A4. 将FPGA芯片的全局布局建模为带约束非凸优化模型，表示如下：所述约束包括时钟路由约束、器件可路由性约束和器件密度分布约束；B．采用增广拉格朗日方法将带约束非凸优化模型转化为无约束非凸优化模型；采用嵌套优化框架方法统一对约束求解，确定无约束优化模型中的时钟乘子，器件面积和密度乘子；所述嵌套优化框架方法包括：
B1.判断是否满足时钟路由约束，如不满足时钟路由约束则更新时钟乘子；B2.判断是否存在路由拥塞，如不满足器件可路由性约束则调整器件面积；B3.判断器件密度分布是否满足器件密度分布约束，如不满足器件密度分布约束则调整密度乘子；具体是：设置阈值，判断器件密度分布是否小于设定的阈值；若当前器件密度大于阈值，通过加大密度乘子从而加强对密度分布约束的限制；B4.采用内思特罗夫动量法对优化模型进行求解，直到优化模型完全收敛；通过上述步骤，即实现基于多电场模型的时钟驱动FPGA芯片全局布局，生成考虑到时钟路由限制的FPGA芯片全局布局结果。2.如权利要求1所述的基于多电场模型的时钟驱动FPGA芯片全局布局方法，其特征是，步骤A1中，对于线网，具体是使用WAWL线长模型计算得到全局布局阶段对最终布线线长的近似。3.如权利要求1所述的基于多电场模型的时钟驱动FP...
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