一种考虑时钟约束的超大规模异构FPGA布局方法技术

本发明专利技术公开了一种考虑时钟约束的超大规模异构FPGA布局方法，包括以下步骤：(1)根据给定的网表和架构，采用连接感知和类型平衡的聚类方法来构建层级结构；(2)在每个层级中，采用混合惩罚增广拉格朗日方法将异构和时钟感知的布局建模为一系列无约束优化子问题，并执行Adam求解每个子问题；(3)执行基于匹配的时钟感知的IP块合法化；(4)采用多阶段封装策略得到HCLB级网表；(5)执行时钟驱动的全局布局提高布局质量；(6)最后采用基于历史的CLB合法化方法来确保布局合法性。本发明专利技术能够在满足时钟约束的前提下，快速得到高质量的布局结果，有效减少布线线长，可满足目前超大规模FPGA布局阶段的需求。阶段的需求。阶段的需求。

【技术实现步骤摘要】
一种考虑时钟约束的超大规模异构FPGA布局方法


[0001]本专利技术涉及一种考虑时钟约束的超大规模异构FPGA布局方法，属于FPGA物理设计自动化


技术介绍

[0002]现场可编程门阵列(FPGA)是一种可重新编程以实现用户定制的逻辑器件。FPGA作为一种集成电路，具有风险低、设计灵活性高的优点。与ASIC相比，FPGA可以以较低的成本迅速进入市场，并适用于高端控制应用。FPGA是半导体行业发展最快的领域之一，已成为学术界和工业界的研究热点。
[0003]为满足新兴的电路设计需求，FPGA在架构上实现了创新演进。为了提高电路的集成度，现代FPGA的逻辑块呈现出大规模和异构的特性。CLB架构也变得更加复杂，它由多个BLE组成，BLE是由LUTs和FFs组成的逻辑单元。现代FPGA中还嵌入了大量异构块，包括RAM、DSP和其他IP。
[0004]此外，现代FPGA通常会引进复杂的时钟架构来实现更高的性能需求。由于现代FPGA的类ASIC的时钟架构有着严格的时钟约束，满足所有时钟约束成为一个严峻的挑战。传统的FPGA布局算本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种考虑时钟约束的超大规模异构FPGA布局方法，其特征在于：包括以下步骤：步骤S1，根据给定的FPGA网表和架构，采用连接感知和类型平衡的聚类方法来构建层级结构；步骤S2，在每个层级中，采用混合惩罚增广拉格朗日方法来将异构和时钟感知布局建模为一系列无约束优化子问题，并使用Adam优化器求解每个无约束优化子问题；步骤S3，解聚类后重复步骤S2直至最后一个层级；步骤S4，执行基于匹配的时钟感知的IP块合法化来合法化DSP和RAM；步骤S5，采用多阶段封装策略得到HCLB级网表；步骤S6，执行时钟驱动的HCLB级全局布局进一步提高布局质量；步骤S7，采用基于历史的CLB合法化方法来确保布局合法性。2.根据权利要求1所述的考虑时钟约束的超大规模异构FPGA布局方法，其特征在于：所述步骤S1中两个模块/聚类b
i
和b
j
的聚类分数S
ctc
(b
i
,b
j
)定义为其中η1和η2是两个常数，内部连接项w
int
、外部连接项w
ext
和类型平衡项w
bal
的具体定义如下：如下：如下：其中n
ext
是包含b
i
或b
j
但没有两者的网络数量，而n
bal
是b
i
和b
j
中的LUT和FF数量之差。3.根据权利要求1所述的考虑时钟约束的超大规模异构FPGA布局方法，其特征在于：所述步骤S2中需解约束优化问题其中T＝{FF,LUT,DSP,RAM}是模块类型的集合，是近似于半周线长的平滑线长函数，F(x,y)是时钟围栏区域cost函数F(x
i
,y
i
)＝F
H
(x
i
)+F
V
(y
i
)
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(6)其中F
H
(x
i
)和F
V
(y
i
)分别给出了水平和垂直围栏区域cost，而F
H
(x
i
)定义为：其中x
iL
和x
iR
分别是模块i的围栏区域的左右边界坐标，类似地可获得竖直方向cost函
数F
V
(y
i
)；是计算bin b中类型为t∈T的模块的总面积的平滑密度函数，而是bin b中类型为t∈T的模块的最大允许面积；将式(5)转为无约束优化问题其中λ
C
是围栏区域函数的罚参数，λ
t
是类型t的模块密度函数的罚参数，是类型t的模块在bin b的拉格朗日乘子，ω
t
是类型t的模块的光滑因子参数；使用如下方法来解该问题上式中，o
t
是模块类型t的溢出率，用于衡量模块分布的均匀性；ω0和ω1是两个常数，并且ω
t
将随着模块的分散而减少。4.根据权利要求2所述的考虑时...

【专利技术属性】
技术研发人员：朱自然，梅扬杰，
申请(专利权)人：东南大学，
类型：发明
国别省市：