一种芯片FPGA原型验证时钟系统技术方案

本申请公开了一种芯片FPGA原型验证时钟系统，包括：主控卡，业务卡，时钟卡，机箱；所述主控卡用于处理控制FPGA原型验证；所述业务卡包括FPGA芯片，用于执行原型验证；所述时钟卡用于产生时钟信号可输入到至少一个主控卡，再有主控卡将时钟信号输入到至少一个业务卡；其中，所述主控卡和业务卡也可独立产生时钟信号。本申请提供的芯片FPGA原型验证时钟系统可以让芯片FPGA原型验证设备的多个业务卡在一个统一时钟信号调配下协同工作，同时支持不同的业务卡在不同的时钟信号调配下工作，方便多用户同时使用一个芯片FPGA原型验证设备，支持多用户同时使用，并且完全独立互不影响，由此可以实现多用户并发使用，最优化系统资源使用效率。效率。效率。

【技术实现步骤摘要】
一种芯片FPGA原型验证时钟系统


[0001]本专利技术涉及FPGA原型验证
，具体涉及一种芯片FPGA原型验证时钟系统。

技术介绍

[0002]随着当前芯片的性能以及复杂程度不断升高，各种以前不曾出现的缺陷对传统测试方法提出了新的挑战，开发出一种适合芯片开发的系列化测试验证装置势在必行，将多个IC类项目对验证装置的需求进行整合和归类，同一系列可以在多个类似的项目中应用，从而避免了每个项目单独开发验证装置造成的资源浪费和进度延迟；测试验证装置可扩展性、通用性强，能够根据不同的项目需求快速组建，并且兼容多个项目，是可编程逻辑器件(如FPGA，Field
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Programmable Gate Array，现场可编程门阵列器件)原型验证技术发展的趋势。
[0003]而芯片FPGA原型验证设备要能够工作，产生时钟信号，需要统一、协调分配的时钟来同步各类芯片动作，因此芯片FPGA原型验证时钟系统重要性不言而喻。传统的芯片FPGA原型验证时钟系统时钟信号源较少，分配较为固定，连接较为复杂，使用起来不方便，不利于芯片FPGA原型验证设备各个主控卡协同工作，也不方便多用户同时使用一个芯片FPGA原型验证设备。

技术实现思路

[0004]因此，本专利技术要解决的技术问题在于克服现有技术中的传统的芯片FPGA原型验证时钟系统时钟信号源较少，分配较为固定，连接较为复杂，使用起来不方便的缺陷，从而提供一种芯片FPGA原型验证时钟系统，其特征在于，包括：主控卡，业务卡，时钟卡，机箱；其中，/>[0005]所述主控卡与所述业务卡之间可插拔连接；所述时钟卡与所述主控卡之间可插拔连接；所述业务卡之间可插拔连接，所述主控卡、所述业务卡、所述时钟卡可插拔连接于所述机箱；
[0006]所述主控卡用于处理控制FPGA原型验证，包括主控芯片、第一CPLD芯片、第二晶振、第一PLL锁相芯片、第一时钟输出接口、第一时钟缓冲器、第三时钟输入接口；
[0007]所述业务卡用于执行原型验证，包括FPGA芯片、第一时钟输入接口、第二CPLD芯片；
[0008]所述时钟卡用于产生时钟信号，包括第一晶振、第二PLL锁相芯片、第三CPLD芯片、第二时钟输入接口、第二时钟缓冲器、第二时钟输出接口；
[0009]其中，所述主控卡的所述第二晶振、所述第一PLL锁相芯片联合产生第一时钟信号，与所述第三时钟输入接口输入的第三输入时钟信号一起连接所述第一时钟缓冲器，由所述第一时钟缓冲器选择其中一路时钟信号转输出到所述第一时钟输出接口，所述第一CPLD芯片配置所述第一时钟输出接口；
[0010]所述业务卡所述第二CPLD芯片为所述FPGA芯片配置数据；
[0011]所述时钟卡的所述第一晶振、第二PLL锁相芯片联合产生第三时钟信号，与所述第二时钟输入接口输入的第二输入时钟信号一起连接所述第二时钟缓冲器，由所述第二时钟缓冲器选择其中一路时钟信号复制输出到所述第二时钟输出接口，所述第三CPLD芯片配置所述第二时钟输出接口；
[0012]所述主控卡的所述第一时钟输出接口与所述业务卡的所述第一时钟输入接口连接，所述时钟卡的所述第二时钟输出接口，与所述主控卡的所述第三时钟输入接口连接。
[0013]进一步的，所述时钟卡可由主机控制产生时钟信号，由所述第二时钟输出接口输入到所述主控卡所述第三时钟输入接口，再由所述主控卡陆续通过所述第一时钟缓冲器和所述第一时钟输出接口输入到所述业务卡的所述第一时钟输入接口连接到所述FPGA芯片。
[0014]进一步的，所述主控卡产生时钟信号陆续通过所述第一时钟缓冲器和所述第一时钟输出接口输入到所述业务卡的所述第一时钟输入接口连接到所述FPGA芯片。
[0015]进一步的，所述业务卡包括第三晶振、第三PLL锁相芯片，在没有时钟输入的条件下，所述业务卡需要时可配置所述第三晶振、所述第三PLL锁相芯片产生时钟信号。
[0016]进一步的，还包括主机，所述主控卡可由所述主机控制产生时钟信号，陆续通过所述第一时钟缓冲器和所述第一时钟输出接口输入到所述业务卡的所述第一时钟输入接口连接到所述FPGA芯片，同时所述主控卡控制所述时钟卡产生的时钟信号，由所述第二时钟输出接口输入到另外一个所述主控卡所述第三时钟输入接口。
[0017]进一步的，所述主控卡的所述第一时钟缓冲器可以1转8个相同信号输出。
[0018]进一步的，所述时钟卡的所述第二时钟缓冲器可以1转16或18个相同信号输出。
[0019]进一步的，所述主控卡、所述时钟卡、所述业务卡上皆设有复位按键，所述业务卡的全局复位信号可以由所述任一所述复位按键产生。
[0020]进一步的，由主机控制所述主控卡产生复位信号输入到所述业务卡进行全局复位。
[0021]进一步的，所述主控卡、所述业务卡、所述时钟卡的PCB板上下两面对应分别设置电源插座以连接电源。
[0022]本申请技术方案，具有如下优点：
[0023]1.本申请提供的一个芯片FPGA原型验证时钟系统可以让芯片FPGA原型验证设备的多个业务卡在一个统一时钟信号调配下协同工作，同时支持不同的业务卡在不同的时钟信号调配下工作，方便多用户同时使用一个芯片FPGA原型验证设备，支持多用户同时使用，并且完全独立互不影响，由此可以实现多用户并发使用，最优化系统资源使用效率。
[0024]2.本申请提供的芯片FPGA原型验证时钟系统，主控卡、时钟卡、业务卡与机箱采用可插拔连接，实现芯片FPGA原型验证时钟系统的模块化、开放式的可扩展架构，可以根据用户实际需要实现主控卡、时钟卡、业务卡与机箱的灵活连接，方便调配资源，实现资源最大化使用。
附图说明
[0025]为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前
提下，还可以根据这些附图获得其他的附图。
[0026]图1是本申请FPGA原型验证时钟系统连接示意图；
[0027]图2是本申请主控卡时钟系统布局示意图；
[0028]图3是本申请业务卡时钟系统布局示意图；
[0029]图4是本申请时钟卡时钟系统布局示意图；
[0030]图5是本申请主控卡内时钟连接示意图；
[0031]图6是本申请业务卡时钟连接示意图；
[0032]图7是本申请业务卡时钟产生示意图；
[0033]图8是本申请时钟卡时钟连接示意图；
[0034]图9是本申请单用户多机箱与混合用户的时钟连接示意图。
[0035]具体实施方式
[0036]下面将结合附图对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片FPGA原型验证时钟系统，其特征在于，包括：主控卡，业务卡，时钟卡，机箱；其中，所述主控卡与所述业务卡之间可插拔连接；所述时钟卡与所述主控卡之间可插拔连接；所述业务卡之间可插拔连接，所述主控卡、所述业务卡、所述时钟卡可插拔连接于所述机箱；所述主控卡用于处理控制FPGA原型验证，包括主控芯片、第一CPLD芯片、第二晶振、第一PLL锁相芯片、第一时钟输出接口、第一时钟缓冲器、第三时钟输入接口；所述业务卡用于执行原型验证，包括FPGA芯片、第一时钟输入接口、第二CPLD芯片；所述时钟卡用于产生时钟信号，包括第一晶振、第二PLL锁相芯片、第三CPLD芯片、第二时钟输入接口、第二时钟缓冲器、第二时钟输出接口；其中，所述主控卡的所述第二晶振、所述第一PLL锁相芯片联合产生第一时钟信号，与所述第三时钟输入接口输入的第三输入时钟信号一起连接所述第一时钟缓冲器，由所述第一时钟缓冲器选择其中一路时钟信号转输出到所述第一时钟输出接口，所述第一CPLD芯片配置所述第一时钟输出接口；所述业务卡所述第二CPLD芯片为所述FPGA芯片配置数据；所述时钟卡的所述第一晶振、第二PLL锁相芯片联合产生第三时钟信号，与所述第二时钟输入接口输入的第二输入时钟信号一起连接所述第二时钟缓冲器，由所述第二时钟缓冲器选择其中一路时钟信号复制输出到所述第二时钟输出接口，所述第三CPLD芯片配置所述第二时钟输出接口；所述主控卡的所述第一时钟输出接口与所述业务卡的所述第一时钟输入接口连接，所述时钟卡的所述第二时钟输出接口，与所述主控卡的所述第三时钟输入接口连接。2.根据权利要求1所述的芯片FPGA原型验证时钟系统，其特征在于，所述时钟卡可配置产生时钟信号，由所述第二时钟输出接口输入到所述主控卡所述第三时钟输入接口，再由所述主控卡陆续通过所述第一时钟缓冲器和所述第一时钟输...

【专利技术属性】
技术研发人员：刘兴茂，刘丹，暴宇，马婧，李俊华，张佩文，徐国超，
申请(专利权)人：江苏汤谷智能科技有限公司，
类型：发明
国别省市：