本发明专利技术属于模拟集成电路设计技术领域，具体为一种适用于低电源电压的高效低功耗电荷泵电路。它由低压ＰＭＯＳ晶体管组成，每一级电路结构相同，两个附加的ＰＭＯＳ晶体管用于控制本级所有晶体管的衬底电压，第三个附加的ＰＭＯＳ晶体管用于提升本级传输晶体管的栅源电压差。本电路输出电压随电荷泵级数的增加而线性增加，不受晶体管衬偏电压的影响。本发明专利技术能够大大提高电荷泵的输出电压，提高电荷泵的效率。
【技术实现步骤摘要】
本专利技术属于模拟集成电路设计
，具体涉及一种非挥发性存储器中高效低功耗电荷泵电路。
技术介绍
电荷泵电路是一种dc-dc的电路，可以产生比电源电压更高的模块工作电压，尤其在非挥发性存储器中应用非常广泛，如产生EEPROM和flash存储器内浮栅器件的编程、擦写高压等。图1是传统的n级Dickson电荷泵电路示意图。它由二极管D1-D(n+1)和耦合电容C1-Cn组成，Cout和Rout分别是电荷泵的负载电容和负载电阻，n为电荷泵的级数。其中所有(n+1)个二极管的正端和负端逐个串连起来，并最终连接在电源电压Vdd和高压输出端Vout之间。耦合电容C1-Cn的一端分别连接到两相非交叠时钟信号clk或clkn上，其中奇数级耦合电容Ci的一端连接到clk上，偶数级耦合电容Ci的一端连接到clkn上，耦合电容C1-Cn的另一端分别依次连接到二极管D1-Dn的负端。图2是两相不交叠时钟信号clk和clkn的时序图。clk和clkn是相位相反，幅度为VΦ、频率为f的时钟信号，通常情况下，VΦ和电源电压Vdd的值相等。当clk为低，而clkn为高时，D1由于正端电压(Vdd)高于负端电压(V1)而处于导通状态，耦合电容C1被充电到电源电压Vdd减去二极管的导通电压Vt。当clk为高，而clkn为低时，V1端电压将被耦合电容耦合到2Vdd-Vt，此时，D1关断，D2导通，这样，耦合电容C2被充电到2Vdd-2Vt。依此工作过程，随clk和clkn交替变高，耦合电容Cn也逐渐被充电到nVdd-nVt，而输出端电压将最终被充电到最大值(n+1)Vdd-(n+1)Vt。图3是采用NMOS栅压自举结构的电荷泵示意图。它由传输晶体管M1-M(n+1)和栅压自举晶体管Mb1-Mbn、耦合电容Cp1-Cpn、自举电容Cb1-Cbn组成，Cout和Rout分别是电荷泵的负载电容和负载电阻，n为电荷泵的级数。其中NMOS传输晶体管M1-M(n+1)的源端和漏端逐级串连起来，并最终连接在电源电压Vdd和高压输出端Vout之间。栅压自举晶体管Mb1-Mbn的漏端分别与传输晶体管M1-Mn的漏端(Vdd，V1，V2...V(n-1))相连，源端分别控制传输晶体管M1-Mn的栅级，自举晶体管Mb1-Mbn的栅则分别由传输晶体管M1-Mn的源端(V1，V2...Vn)反向控制。电荷泵的输出级由连接成二极管形式的M(n+1)构成。所有NMOS晶体管的衬底均接地。耦合电容Cp1-Cpn的一端分别连接到两相交叠时钟信号clk1或clk2上，其中奇数级耦合电容Cpi的一端连接到clk2上，偶数级耦合电容Cpi的一端连接到clk1上，耦合电容Cp1-Cpn的另一端分别连接到传输晶体管M1-Mn的源端(V1，V2...Vn)，即本级电荷泵的输出端。自举电容Cb1-Cbn的一端分别连接到另外两相非交叠时钟信号clkb1或clkb2上，其中奇数级耦合电容Cbi的一端连接到clkb1上，偶数级耦合电容Cb1的一端连接到clkb2上，自举电容Cb1-Cbn另一端分别连接到传输晶体管M1-Mn的栅级。图4是NMOS栅压自举结构电荷泵的四相时钟时序图。Clk1和clk2是幅度为VΦ、频率为f的两相交叠时钟信号；Clkb1和clkb2是幅度为VΦ、频率为f的两相不交叠时钟信号，具体的时序对应关系如图4所示。通常情况下，VΦ和电源电压Vdd的值相等。当clk2为低，clk1为高，clkb1为高，clkb2为低时，由于Cp1的耦合作用，Mb1由于栅电压降低而截止；由于Cb1的耦合作用，M1的栅源电压升高，大于阈值电压而处于导通状态，从而耦合电容Cp1被充电到电源电压Vdd减去传输晶体管M1的漏源电压降Vds。当clk2为高，clk1为低，clkb1为低，clkb2为高时，V1端电压将被耦合电容耦合到2Vdd-Vds，此时，Mb1导通，M1截止，Mb2截止，M2导通，这样，耦合电容Cp2被充电到2Vdd-2Vds。依此工作过程，随clkb1和clkb2交替变高，耦合电容Cpn也逐渐被充电到nVdd-nVds，而输出端电压将最终被充电到最大值(n+1)Vdd-nVds-Vt，Vt为NMOS晶体管的阈值电压。
技术实现思路
本专利技术的目的在于提供一种适用于低电源电压、普通CMOS工艺的高效率、低功耗的电荷泵电路，以提高电荷泵的应用工艺范围，并克服由于传输晶体管的体效应引起的电荷泵效率降低等的不利因素。本专利技术提出的高效率、低功耗电荷泵电路，由传输晶体管Mi1、栅压自举晶体管Mi2、衬底电压切换晶体管Mi3和Mi4、级耦合主电容Cp以及栅电压自举电容Cib构成，其中i指电荷泵的第i级。i一般为2-20，较常用的为i为5-15。所有晶体管均为低压PMOS晶体管。除输出级外，其他各级结构均相同。其中传输晶体管Mi1的源级和漏级逐一连接起来，并最终连接到电源电压Vdd和输出电压Vout两端。图5为低电源电压的全PMOS高效低功耗电荷泵电路结构图。本专利技术中，除第一级外，栅压自举晶体管Mi2的栅由本级的电压输入端控制，第一级自举晶体管M12的栅极则由clk2控制，Mi2的漏端与本级的电压输出端连接，源端连在本级传输晶体管Mi1的栅上。衬底切换晶体管Mi3的漏端与本级电压输入端连接，源级与另一个衬底切换晶体管Mi4的源端连接，栅极则由本级的电压输出端控制；晶体管Mi4的漏端与本级的电压输出端连接，栅极由本级的电压输入端控制。每级所有晶体管的衬底都连接在一起，并与衬底切换晶体管Mi3和Mi4的源端相连。级耦合主电容Cp的一端分别连接到两相不交叠时钟信号clk1或clk2上，其中奇数级耦合主电容Cp的一端连接到clk1上，偶数级耦合主电容Cp的一端连接到clk2上，Cp的另一端分别依次连接到本级的输出端。栅电压自举电容Cib的一端分别与本级传输晶体管的栅极相连接，另一端分别连接到两相交叠时钟信号clk3或clk4上，其中奇数级自举电容Cib的另一端连接到clk3上，偶数级自举电容Cib的另一端连接到clk4上。输出级仅由传输晶体管M1和衬底切换晶体管M3和M4构成，其连接关系与前级相应晶体管的连接关系相同，传输晶体管接成二极管形式，即漏级和栅极相连。图6为应用于本专利技术的四相时钟的时序图。clk1和clk2为占空比相同、相位相反、频率相同的两相不交叠时钟信号，clk1、clk2驱动电荷泵各级耦合主电容Cp；clk3和clk4是另外两相占空比相同、相位相反、频率相同的交叠时钟信号，并保持与clk1和clk2固定的相位差，且占空比大于clk1、clk2的占空比。Clk3和clk4用于驱动各级栅压自举电容Cib，从而提升传输晶体管的栅源电压，减小传输晶体管漏源电压降。附图说明图1为传统的n级Dickson电荷泵电路示意图。图2为应用于传统Dickson电荷泵的两相不交叠时钟信号的时序图。图3为采用NMOS栅压自举结构的电荷泵示意图。图4为NMOS栅电压自举结构电荷泵的四相时钟时序图。图5为低电源电压的全PMOS高效低功耗电荷泵电路结构图。图6为应用于本专利技术的四相时钟的时序图。图7为本专利技术在一般电路中的应用实例。图中标号1为压控振荡器(VCO)，2为四相时钟发生电路，3为电荷泵电路。具体实施例本文档来自技高网...
【技术保护点】
一种高效低电荷泵电路，其特征在于由传输晶体管Ｍ↓［ｉ１］、栅压自举晶体管Ｍ↓［ｉ２］、衬底电压切换晶体管Ｍ↓［ｉ３］和Ｍ↓［ｉ４］、级耦合主电容Ｃ↓［ｐ］以及栅电压自举电容Ｃ↓［ｉｂ］构成，ｉ指电荷泵的第ｉ级，ｉ为２－２０；所有晶体管均为低压ＰＭＯＳ晶体管；除输出级外，其他各级结构均相同；其中传输晶体管Ｍ↓［ｉ１］的源级和漏级逐一连接起来，并最终连接到电源电压Ｖ↓［ｄｄ］和输出电压Ｖ↓［ｏｕｔ］两端。
【技术特征摘要】
【专利技术属性】
技术研发人员：闫娜，闵昊，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]
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