半导体集成电路装置制造方法及图纸

提供一种在半导体集成电路装置中可充分抑制闩锁现象的发生的结构。在输出电路中，输出晶体管(P1)与和外部输出端子相连的ESD保护二极管(D1)分离布置，且在输出晶体管(P1)与ESD保护二极管(D1)之间布置有保护电阻(R1)。保护电阻(R1)分在多个电阻区(21)形成，在电阻区(21)彼此之间，形成有向衬底或阱供给电源电压的抽头。施加到外部输出端子的噪声在到达输出晶体管(P1)之前，被保护电阻(R1)衰减，并通过抽头被吸收。过抽头被吸收。过抽头被吸收。

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路装置


[0001]本公开涉及一种在芯片上布置有核心区和I/O区的半导体集成电路装置，尤其涉及一种布置在I/O区的I/O单元的版图构造。

技术介绍

[0002]在半导体集成电路中，在核心区的周围布置有输入输出单元(I/O单元)，通过I/O单元，进行与半导体集成电路装置外部之间的信号的输入输出、供电。
[0003]由于近年来微细化的发展，半导体集成电路装置的抗噪声性能下降。尤其是在I/O单元，因从焊盘施加的噪声而产生的闩锁(Latch
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up)现象的问题变得严重。
[0004]专利文献1公开了一种半导体集成电路装置，在上述半导体集成电路装置中，对于外部连接端子设置二极管作为ESD(ElectroStatic Discharge：静电放电)保护电路，在输出晶体管与外部连接端子之间布置作为保护电阻的电阻元件。
[0005]专利文献1：日本公开专利公报特开2011
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96987号公报

技术实现思路

[0006]‑
专利技术要解决的技术问题
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[0007]在专利文献1公开的结构中，输出晶体管被作为ESD保护元件的二极管和电阻元件保护而不受ESD损害。然而，在专利文献1所公开的结构中，无法充分抑制由在阱和衬底中传播的噪声引起的闩锁现象的发生。
[0008]本公开的目的在于：关于半导体集成电路装置，提供一种能够充分抑制闩锁现象的发生的结构。
[0009]‑
用以解决技术问题的技术方案
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[0010]在第一方面的公开中，在包括输出电路的半导体集成电路装置中，所述输出电路包括：外部输出端子；向所述外部输出端子输出输出信号的第一输出晶体管；与所述外部输出端子相连的第一ESD(ElectoStatic Discharge：静电放电)保护二极管；以及连接在所述第一输出晶体管与所述第一ESD保护二极管之间的第一保护电阻，俯视时，所述第一输出晶体管与所述第一ESD保护二极管分离布置，且在所述第一输出晶体管与所述第一ESD保护二极管之间，布置有所述第一保护电阻，所述第一保护电阻分在多个电阻区形成，在所述电阻区彼此之间，形成有向衬底或阱供给电源电压的抽头(tap)。
[0011]根据该方面，第一输出晶体管与和外部输出端子相连的第一ESD保护二极管分离布置，且在第一输出晶体管与第一ESD保护二极管之间布置有第一保护电阻。这样一来，施加到外部输出端子的噪声在到达第一输出晶体管之前，被第一保护电阻衰减。此外，第一保护电阻分在多个电阻区形成，在电阻区彼此之间，形成有向衬底或阱供给电源电压的抽头(tap)。这样一来，施加到外部输出端子的噪声会通过抽头被吸收。因此，能够抑制作为闩锁现象发生原因的噪声的传播。
[0012]‑
专利技术的效果
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[0013]根据本公开，关于半导体集成电路装置，能够充分抑制闩锁现象的发生。
附图说明
[0014]图1是示意性地示出实施方式所涉及的半导体集成电路装置的整体结构的俯视图；
[0015]图2是第一实施方式所涉及的输出电路的电路结构图；
[0016]图3是第一实施方式所涉及的输出电路的平面版图构造之例；
[0017]图4是ESD保护二极管的版图构造之例；
[0018]图5是ESD保护二极管的版图构造之例；
[0019]图6是保护电阻的版图构造之例；
[0020]图7是保护电阻的版图构造之例；
[0021]图8是输出晶体管的版图构造之例；
[0022]图9是输出晶体管的版图构造之例；
[0023]图10是用于说明如何抑制闩锁现象的发生的图；
[0024]图11是第一实施方式所涉及的输出电路的平面版图构造的另一例；
[0025]图12是第二实施方式所涉及的输出电路的电路结构图；
[0026]图13是第二实施方式所涉及的输出电路的平面版图构造之例；
[0027]图14中的(a)、(b)是第二实施方式所涉及的输出电路的平面版图构造的另一例。
具体实施方式
[0028]下面，参照附图对实施方式进行说明。需要说明的是，在下述说明中，“VDDIO”、“VSS”是指电源电压或电源本身。此外，晶体管是指形成在P型衬底和N型阱上的晶体管。需要说明的是，晶体管可以形成在P型阱上，也可以形成在N型衬底上。
[0029](第一实施方式)
[0030]图1是示意性地示出实施方式所涉及的半导体集成电路装置的整体结构的俯视图。图1所示的半导体集成电路装置1包括形成有内部核心电路的核心区2和设在核心区2的周围且形成有接口电路(I/O电路)的I/O区3。在I/O区3，以环状包围半导体集成电路装置1的周边部的方式，形成有I/O单元列10A。在I/O单元列10A中，排列有构成接口电路的多个I/O单元10，在图1中简化图示。在半导体集成电路装置1中，布置有多个外部连接焊盘，在图1中省略图示。
[0031]图2是I/O单元10中包括的输出电路11的电路结构图。需要说明的是，在实际的输出电路中，还包括图2所示的电路要素以外的要素，在图2中省略记载。
[0032]图2所示的输出电路11包括外部输出端子OUT、输出晶体管P1、N1、ESD(ElectroStatic Discharge)保护二极管D1、D2以及保护电阻R1、R2。输出晶体管P1是P导电型的晶体管，输出晶体管N1是N导电型的晶体管。
[0033]输出晶体管P1、N1根据栅极接收的信号，向外部输出端子OUT输出输出信号。输出晶体管P1的源极与VDDIO相连，输出晶体管P1的漏极通过保护电阻R1与外部输出端子OUT相连。输出晶体管N1的源极与VSS相连，输出晶体管N1的漏极通过保护电阻R2与外部输出端子OUT相连。保护电阻R1、R2例如由布线电阻构成，通过形成在扩散层、栅极布线层或金属布线
层上的布线、它们的组合来实现布线电阻的布线。
[0034]ESD保护二极管D1设在VDDIO与外部输出端子OUT之间，ESD保护二极管D2设在VSS与外部输出端子OUT之间。如果高压噪声输入外部输出端子OUT，则电流通过ESD保护二极管D1、D2流入VDDIO、VSS，这样一来，输出晶体管P1、N1就受到保护。
[0035]图3是示出本实施方式所涉及的输出电路11的平面版图构造的一例的简图。X方向(附图中横向)是I/O单元10的排列方向，Y方向(附图中纵向)是从核心区2朝向芯片端的方向。附图中上侧是核心区2侧，附图中下侧是芯片端侧。对图3的各区，标注与图2的电路图中所对应的电路要素相同的符号。
[0036]ESD保护二极管D1、D2布置在Y方向上的中央部。输出晶体管P1布置在ESD保护二极管D1的附图中上侧且与ESD保护二极管D1分离。输出晶体管N1布置在ESD保护二极管D2的附图中下侧且与ESD保护二极管D2分离。
[0037]保护电阻R1布置在输出晶体管P本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体集成电路装置，包括输出电路，其特征在于：所述输出电路包括：外部输出端子；向所述外部输出端子输出输出信号的第一输出晶体管；与所述外部输出端子相连的第一ESD(ElectoStatic Discharge，静电放电)保护二极管；以及连接在所述第一输出晶体管与所述第一ESD保护二极管之间的第一保护电阻，俯视时，所述第一输出晶体管与所述第一ESD保护二极管分离布置，且在所述第一输出晶体管与所述第一ESD保护二极管之间，布置有所述第一保护电阻，所述第一保护电阻分在多个电阻区形成，在所述电阻区彼此之间，形成有向衬底或阱供给电源电压的抽头。2.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第一输出晶体管和所述第一ESD保护二极管在第一方向上分离布置，多个所述电阻区在与所述第一方向垂直的第二方向上分开布置。3.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第一输出晶体管和所述第一ESD保护二极管在第一方向上分离布置，多个所述电阻区在所述第一方向上分开布置。4.根据权利要求1所述的半导体集成电路装置，其特征在于：所述抽头具有鳍构造的扩散区。5.根据权利要求1所述的半导体集成电路装置，其特征在于：在所述...

【专利技术属性】
技术研发人员：田中英俊，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：