用于薄膜晶体管的ESD防护器件结构及制备方法技术

本发明专利技术提供一种用于薄膜晶体管的ESD防护器件结构及制备方法，提供自下而上依次叠置衬底、第一绝缘层、中间层、第二绝缘层及器件层的基底，并在衬底中形成与第一绝缘层相接触的第一导电类型层及第二导电类型层，从而通过第一导电类型层及第二导电类型层将ESD防护二极管制备于衬底，以在衬底中形成一个PN结，该PN结可对后续工艺中在器件层中制备的薄膜晶体管电路进行ESD防护，且由于薄膜晶体管基本属于低温工艺，因此后续薄膜晶体管的制备工艺不会对衬底中的PN结造成性能退化，进一步的，在ESD发生时，中间层还可屏蔽PN结泄放电流对薄膜晶体管的影响，从而可有效解决薄膜晶体管的ESD防护器件结构的耐压问题。防护器件结构的耐压问题。防护器件结构的耐压问题。

【技术实现步骤摘要】
用于薄膜晶体管的ESD防护器件结构及制备方法


[0001]本专利技术属于半导体领域，涉及一种用于薄膜晶体管的ESD防护器件结构及制备方法。

技术介绍

[0002]静电是普遍存于自然界中的一种现象，当两个介电常数不同的介质材料相互磨擦时，静电便会伴随产生。当带有静电的物体释放静电后回归到中性状态时，这种静电释放的现象称之为静电放电（Electrostatic Discharge，ESD）。
[0003]由于薄膜沟道迁移率高、散热性能好，基于薄膜做沟道的微电子器件技术被认为是提升集成电路性能的有效路径之一。然而，由于薄膜沟道区较小，其掺杂困难，导致在晶体管实现PN结，基于肖特基接触的源漏结势垒较低，另外，较小的器件厚度也导致器件在遇到高压时较容易击穿。因此，基于薄膜做沟道的薄膜晶体管的ESD防护是一个迫切需要解决的问题。
[0004]因此，提供一种用于薄膜晶体管的ESD防护器件结构及制备方法，实属必要。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种用于薄膜晶体管的ESD防护器件结构及制备方法，用于解决现有技术中薄膜晶体管的ESD防护器件结构的耐压问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种用于薄膜晶体管的ESD防护器件结构的制备方法，包括以下步骤：提供基底，所述基底包括自下而上依次叠置的衬底、第一绝缘层、中间层、第二绝缘层及器件层；于所述器件层中定义薄膜晶体管区，并于所述薄膜晶体管区外围形成器件绝缘层；形成第一沟槽，所述第一沟槽贯穿所述器件绝缘层及所述第二绝缘层，并显露所述中间层；于所述第一沟槽的底部形成中间绝缘层，所述中间绝缘层贯穿所述中间层且与所述第一绝缘层相接触；形成第二沟槽，所述第二沟槽与所述第一沟槽相连通，且所述第二沟槽贯穿所述中间绝缘层及所述第一绝缘层，并显露所述衬底；基于所述第一沟槽及所述第二沟槽，于所述衬底中形成相接触的第一导电类型层及第二导电类型层；于所述第一沟槽及所述第二沟槽中沉积金属，形成与所述第一导电类型层及所述第二导电类型层电连接的金属电极。
[0007]可选地，所述基底包括双埋层SOI基底。
[0008]可选地，采用2次智能剥离法制备所述双埋层SOI基底。
[0009]可选地，所述薄膜晶体管区形成有薄膜晶体管沟道，所述薄膜晶体管沟道包括由掺杂硅构成、由碳纳米管构成或由二维材料构成的沟道中的一种。
[0010]可选地，采用湿法氧化法制备所述器件绝缘层及所述中间绝缘层。
[0011]可选地，形成的所述第一导电类型层及所述第二导电类型层沿横向贯穿覆盖所述衬底。
[0012]本专利技术还提供一种用于薄膜晶体管的ESD防护器件结构，包括：基底，所述基底包括自下而上依次叠置的衬底、第一绝缘层、中间层、第二绝缘层及器件层；器件绝缘层，所述器件绝缘层位于所述器件层中定义的薄膜晶体管区外围；第一沟槽，所述第一沟槽贯穿所述器件绝缘层及所述第二绝缘层，并显露所述中间层；中间绝缘层，所述中间绝缘层位于所述第一沟槽底部，贯穿所述中间层且与所述第一绝缘层相接触；第二沟槽，所述第二沟槽与所述第一沟槽相连通，贯穿所述中间绝缘层及所述第一绝缘层，并显露所述衬底；相接触的第一导电类型层及第二导电类型层，所述第一导电类型层及所述第二导电类型层位于所述衬底中；金属电极，所述金属电极填充所述第一沟槽及所述第二沟槽，并与所述第一导电类型层及所述第二导电类型层电连接。
[0013]可选地，所述基底包括双埋层SOI基底。
[0014]可选地，所述薄膜晶体管区具有薄膜晶体管沟道，所述薄膜晶体管沟道包括由掺杂硅构成、由碳纳米管构成或由二维材料构成的沟道中的一种。
[0015]可选地，所述第一导电类型层及所述第二导电类型层沿横向贯穿覆盖所述衬底。
[0016]如上所述，本专利技术的用于薄膜晶体管的ESD防护器件结构及制备方法，提供自下而上依次叠置衬底、第一绝缘层、中间层、第二绝缘层及器件层的基底，并在衬底中形成与第一绝缘层相接触的第一导电类型层及第二导电类型层，从而通过第一导电类型层及第二导电类型层将ESD防护二极管制备于衬底，以在衬底中形成一个PN结，该PN结可对后续工艺中在器件层中制备的薄膜晶体管电路进行ESD防护，且由于薄膜晶体管基本属于低温工艺，因此后续薄膜晶体管的制备工艺不会对衬底中的PN结造成性能退化，进一步的，在ESD发生时，中间层还可屏蔽PN结泄放电流对薄膜晶体管的影响，从而可有效解决薄膜晶体管的ESD防护器件结构的耐压问题。
附图说明
[0017]图1显示为本专利技术实施例中基底的结构示意图。
[0018]图2显示为本专利技术实施例中形成器件绝缘层后的结构示意图。
[0019]图3显示为本专利技术实施例中形成第一沟槽后的结构示意图。
[0020]图4显示为本专利技术实施例中形成中间绝缘层后的结构示意图。
[0021]图5显示为本专利技术实施例中形成第二沟槽后的结构示意图。
[0022]图6显示为本专利技术实施例中形成第一导电类型层后的结构示意图。
[0023]图7显示为本专利技术实施例中形成第二导电类型层后的结构示意图。
[0024]图8显示为本专利技术实施例中形成金属电极后的结构示意图。
[0025]元件标号说明100
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衬底；200
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第一绝缘层；300
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中间层；400
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第二绝缘层；500
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器件层；501
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薄膜晶体管区；502
‑
器件绝缘层；601
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第一沟槽；602
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第二沟槽；700
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中间绝缘层；801
‑
第一导电类型层；802
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第二导电类型层；900
‑
金属电极。
具体实施方式
[0026]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0027]如在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0028]为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。当使用“介于
……
之间”时则表示包括两端点本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于薄膜晶体管的ESD防护器件结构的制备方法，其特征在于，包括以下步骤：提供基底，所述基底包括自下而上依次叠置的衬底、第一绝缘层、中间层、第二绝缘层及器件层；于所述器件层中定义薄膜晶体管区，并于所述薄膜晶体管区外围形成器件绝缘层；形成第一沟槽，所述第一沟槽贯穿所述器件绝缘层及所述第二绝缘层，并显露所述中间层；于所述第一沟槽的底部形成中间绝缘层，所述中间绝缘层贯穿所述中间层且与所述第一绝缘层相接触；形成第二沟槽，所述第二沟槽与所述第一沟槽相连通，且所述第二沟槽贯穿所述中间绝缘层及所述第一绝缘层，并显露所述衬底；基于所述第一沟槽及所述第二沟槽，于所述衬底中形成相接触的第一导电类型层及第二导电类型层；于所述第一沟槽及所述第二沟槽中沉积金属，形成与所述第一导电类型层及所述第二导电类型层电连接的金属电极。2.根据权利要求1所述的用于薄膜晶体管的ESD防护器件结构的制备方法，其特征在于：所述基底包括双埋层SOI基底。3.根据权利要求2所述的用于薄膜晶体管的ESD防护器件结构的制备方法，其特征在于：采用2次智能剥离法制备所述双埋层SOI基底。4.根据权利要求1所述的用于薄膜晶体管的ESD防护器件结构的制备方法，其特征在于：所述薄膜晶体管区形成有薄膜晶体管沟道，所述薄膜晶体管沟道包括由掺杂硅构成、由碳纳米管构成或由二维材料构成的沟道中的一种。5.根据权利要求1所述的用于薄膜晶体管的ESD防护器件结构的制备方法，其特征在于：采用湿法氧化法制备所述器件绝缘层及所述中间绝...

【专利技术属性】
技术研发人员：刘尧，刘盛富，杨超，段花花，尹杰，刘森，
申请(专利权)人：微龛广州半导体有限公司，
类型：发明
国别省市：