具有高驱动能力和陡峭SS特性的半导体器件及制造方法技术

公开了一种半导体器件及其制造方法。根据实施例，半导体器件可以包括：衬底；沟道部，包括：第一部分，包括相对于衬底突出的鳍状结构；第二部分，在第一部分上方且与第一部分间隔开，包括一个或多个彼此间隔开的纳米线或纳米片；源/漏部，设于沟道部在第一方向上的相对两侧，与沟道部相接；以及栅堆叠，在衬底上沿与第一方向交叉的第二方向延伸，以与沟道部相交。以与沟道部相交。以与沟道部相交。

【技术实现步骤摘要】
具有高驱动能力和陡峭SS特性的半导体器件及制造方法


[0001]本公开涉及半导体领域，更具体地，涉及具有高驱动能力和陡峭亚阈值摆幅(SS)的半导体器件及其制造方法。

技术介绍

[0002]鳍式场效应晶体管(FinFET)是当前的主流器件。但是，随着器件的进一步微缩，其栅控能力减弱，短沟道效应变差，表现为亚阈值摆幅(SS)变差，漏电流增加，特别是器件在开关过程中的功耗变大。为改善器件性能，可以采用纳米线或纳米片环栅器件。环栅(gate
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around，GAA)器件，特别是纳米线环栅器件，具有显著改善的SS，但是其驱动性能降低。为改进驱动性能，需要更多根纳米线的堆叠(工艺难度大)或更多器件的并列(占用面积大)。

技术实现思路

[0003]有鉴于此，本公开的目的至少部分地在于提供一种具有高驱动能力同时具有陡峭亚阈值摆幅(SS)的半导体器件及其制造方法。
[0004]根据本公开的一个方面，提供了一种半导体器件，包括：衬底；沟道部，包括：第一部分，包括相对于衬底突出的鳍状结构；第二部分本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底；沟道部，包括：第一部分，包括相对于所述衬底突出的鳍状结构；第二部分，在所述第一部分上方且与所述第一部分间隔开，包括一个或多个彼此间隔开的纳米线或纳米片；源/漏部，设于所述沟道部在第一方向上的相对两侧，与所述沟道部相接；以及栅堆叠，在所述衬底上沿与所述第一方向交叉的第二方向延伸，以与所述沟道部相交。2.根据权利要求1所述的半导体器件，其中，所述沟道部的第一部分包括多个半导体层的叠层。3.根据权利要求1所述的半导体器件，其中，所述沟道部的第一部分包括第一半导体层和第二半导体层的交替堆叠，且所述纳米线或纳米片均包括所述第一半导体层和所述第二半导体层之一。4.根据权利要求1所述的半导体器件，其中，所述沟道部的第一部分与第二部分在竖直方向上自对准。5.根据权利要求1所述的半导体器件，其中，所述栅堆叠覆盖所述沟道部的第一部分的顶面以及在所述第二方向上彼此相对的侧壁，并围绕所述沟道部的第二部分的所述纳米线或纳米片。6.根据权利要求1所述的半导体器件，其中，所述栅堆叠包括：与所述沟道部的第一部分相交的第一部分；以及与所述沟道部的第二部分相交的第二部分。7.根据权利要求6所述的半导体器件，其中，所述栅堆叠的第一部分包括第一栅介质层和第一栅金属；所述栅堆叠的第二部分包括第二栅介质层和第二栅金属，其中，所述第一栅介质层与所述第二栅介质层不同和/或所述第一栅金属与所述第二栅金属不同。8.根据权利要求6所述的半导体器件，其中，所述栅堆叠的第一部分与第二部分具有不同的配置，以实现所述沟道部的第一部分与第二部分具有实质上相同的阈值电压。9.根据权利要求6所述的半导体器件，其中，所述栅堆叠的第一部分覆盖所述沟道部的第一部分的顶面以及在所述第二方向上彼此相对的侧壁，所述栅堆叠的第二部分围绕所述纳米线或纳米片。10.根据权利要求6所述的半导体器件，其中，所述栅堆叠的第一部分覆盖所述沟道部的第一部分的在所述第二方向上彼此相对的侧壁，所述栅堆叠的第二部分围绕所述纳米线或纳米片，并覆盖所述沟道部的第一部分的顶面。11.根据权利要求3所述的半导体器件，其中，所述第一半导体层和所述第二半导体层分别包括Si和Si1‑
x
Ge
x
，或者分别包括Si和Ge，或者分别包括Ge和Si1‑
x
Ge
x
，，其中0＜x＜1，所述纳米线或纳米片包括Si、Si1‑
x
Ge
x
或Ge...

【专利技术属性】
技术研发人员：李永亮，程晓红，赵飞，罗军，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：