具有多个独立栅极的半导体器件制造技术

具有多个独立栅极的半导体器件。一种栅极控制的半导体器件，包括：半导体器件的第一多个单元，所述第一多个单元被配置为由主栅极来控制；以及半导体器件的第二多个单元，所述第二多个单元被配置为由辅助栅极来控制。主栅极与辅助栅极是电隔离的，并且半导体器件的源极和漏极并联电耦接。第一多个单元和第二多个单元在结构上可以基本相同。元在结构上可以基本相同。元在结构上可以基本相同。

【技术实现步骤摘要】
【国外来华专利技术】具有多个独立栅极的半导体器件


[0001]本专利技术的实施例涉及集成电路设计、制造和使用的领域。更具体地，本专利技术的实施例涉及用于具有多个独立栅极的半导体器件的系统和方法。

技术介绍

[0002]功率半导体广泛用于电子电路(例如，电源)中用于切换目的。在许多应用中使用功率半导体的系统设计者面临若干挑战以确保在一系列条件下的安全且可靠的操作。一种极端条件是非钳位电感开关(UIS)。
[0003]每当经过感应负载的电流被快速关断时，所存储的磁能感应出反电磁力(EMF)，该反电磁力可以在该开关两端建立非常高的电势。在关断瞬间t1，感应负载L承载I
DSPK
的峰值电流。这对应于1/2L x I
DSPK2
的存储能量。半导体开关需要吸收感应负载中存储的该能量，这同时导致高电压和电流应力。在吸收能量的过程中，开关端子两端的电压将继续升高，并且如果电感器中存储的能量足够高，则半导体完全击穿。
[0004]在具有集成体二极管的硅MOSFET的情况下，器件进入雪崩模式，携带V
AVALANCCHE
的漏极源极电压，而电流在时间间隔t2‑
t1中从I
DSPK
斜降至零。V
AVALANCCHE
通常比额定电压V
DS
更高，有时高出50％。在许多应用中，特别是在汽车环境中，这种情况可能重复地发生，从而连续地对功率器件施加压力。在一些情况下，该感应电势的完全积累可能远超过晶体管的额定击穿(V
(BR)DSS
)，从而导致灾难性故障。
[0005]应当认识到，UIS是操作环境的条件，并且因此可以独立于功率半导体的技术而发生。基于宽带隙材料的开关元件(如氮化镓(GaN))不具有本征体二极管，因此不具有任何种类的雪崩能力。它们的漏极源极电压可能增加得远远超过额定电压，并且如果非钳位的能量足够高，则将达到破坏性水平。单个非钳位的能量倾卸可以完全毁坏器件。

技术实现思路

[0006]因此，需要用于具有多个独立栅极的半导体器件的系统和方法。存在对具有促进过电压保护的多个独立栅极的半导体器件的系统和方法的额外需要。还需要的是具有多个独立栅极的半导体器件的系统和方法，其适用于MOSFET和HEMT两者。还需要具有多个独立栅极的半导体器件的系统和方法，其与集成电路设计、制造、测试和使用的现有系统和方法兼容和互补。本专利技术的实施例提供了这些优点。
[0007]根据本专利技术的实施例，一种栅极控制的半导体器件包括：半导体器件的第一多个单元，所述第一多个单元被配置为由主栅极来控制；以及半导体器件的第二多个单元，所述第二多个单元被配置为由辅助栅极来控制。主栅极与辅助栅极是电隔离的，以及半导体器件的源极和漏极并联电耦接。第一多个单元和第二多个单元在结构上可以基本相同。
[0008]根据本专利技术的另一个实施例，一种栅极控制的半导体器件包括源极端子和漏极端子。此外，该半导体器件包括主栅极端子，该主栅极端子被配置为控制半导体器件的沟道区的第一部分中的从所述漏极端子到所述源极端子的电流。进一步，所述半导体器件包括辅
助栅极端子，所述辅助栅极端子被配置为控制半导体器件的沟道区的第二部分中的从所述漏极端子到所述源极端子的电流。
[0009]根据本专利技术的另一个实施例，一种栅极控制的半导体器件包括多个主单元。所述多个主单元包括主源极、主漏极和主沟道区。所述多个主单元还包括耦接到半导体器件的主栅极端子的主栅电极。栅极控制的半导体器件还包括多个辅助单元。多个辅助单元包括辅助源极、辅助漏极和辅助沟道区。所述多个辅助单元还包括耦接到所述半导体器件的辅助栅极端子的辅助栅电极。主源极和主漏极与辅助源极和辅助漏极并联耦接，形成公共源极和公共漏极。主栅极端子和辅助栅极端子是电隔离的。
附图说明
[0010]并入本说明书中并构成本说明书的一部分的附图示出了本专利技术的实施例，并且与说明书一起用于解释本专利技术的原理。除非另有说明否则附图可以不是按比例绘制的。
[0011]图1示出了根据本专利技术的实施例的用于具有多个独立栅极的半导体器件的示例性示意性符号。
[0012]图2示出了根据本专利技术的实施例的示例性的硅基竖直沟槽MOSFET。
[0013]图3示出了根据本专利技术的实施例的示例性的氮化镓基的高电子迁移率晶体管(HEMT)。
[0014]图4A示出了根据本专利技术的实施例的具有多个独立栅极的半导体器件的氮化镓基的高电子迁移率晶体管(HEMT)实施例的示例性示意图。
[0015]图4B示出了根据本专利技术的实施例的具有多个独立栅极的半导体器件的硅基金属氧化物半导体场效应晶体管(MOSFET)实施例的示例性示意图。
[0016]图5示出了根据本专利技术的实施例的具有带内部有源钳位电路的多个独立栅极的半导体器件的应用的示例性示意图。
[0017]图6示出了根据本专利技术的实施例的具有带外部有源钳位电路的多个独立栅极的半导体器件的应用的示例性示意图。
[0018]图7示出了根据本专利技术的实施例的具有多个独立栅极的半导体器件的应用的示例性示意图。
[0019]图8示出了根据本专利技术的实施例的具有多个独立栅极的半导体器件的应用的示例性示意图。
具体实施方式
[0020]现在将详细参考本专利技术的各种实施例，这些实施例的示例在附图中示出。尽管将结合这些实施例描述本专利技术，然而，应当理解的是，其并不旨在将本专利技术局限于这些实施例。相反，本专利技术旨在覆盖可被包括在由所附权利要求限定的本专利技术的精神和范围内的替代、修改和等同物。此外，在本专利技术的以下详细描述中，阐述了许多具体细节以便提供对本专利技术的透彻理解。然而，本领域普通技术人员将认识到，本专利技术可以在没有这些具体细节的情况下实施。在其他实例中，未详细描述众所周知的方法、过程、组件和电路，以免不必要地模糊本专利技术的各方面。
[0021]以下详细描述的一些部分在用于制造半导体器件的操作的工艺、逻辑块、处理和
其他符号表示方面被呈现。这些描述和表示是半导体器件制造领域的技术人员用来最有效地将其工作的实质传达给本领域的其他技术人员的手段。在本申请中，程序、方法、逻辑块、工艺等被设想为产生期望结果的步骤或指令的自洽序列。这些步骤是需要物理量的物理操纵的步骤。然而，应当记住的是，所有这些和类似的术语将与适当的物理量相关联并且仅仅是被应用于这些量的方便的标签。除非另有具体说明，否则如从以下讨论中显而易见的是，应当认识到贯穿本申请，利用诸如“形成”、“执行”、“生产”、“沉积”、“蚀刻”、“添加”、“去除”等术语的讨论是指半导体器件制造的动作和工艺。
[0022]符号和术语
[0023]附图未按比例绘制，并且在附图中可仅示出结构的部分以及形成那些结构的各个层。附图总体上示出了符号和简化的结构以传达对本专利技术的理解，并且不旨在详细地再现物理结构。此外，制造工艺和操作可以与本文所讨论的工艺和操作一起执行；即，在本文所示和所述的操作之前、之间和/或之后可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种栅极控制的半导体器件，包括：所述半导体器件的第一多个单元，所述第一多个单元被配置为由主栅极来控制；所述半导体器件的第二多个单元，所述第二多个单元被配置为由辅助栅极来控制，其中所述主栅极与所述辅助栅极是电隔离的；以及其中所述半导体器件的源极和漏极并联电耦接。2.根据权利要求1所述的半导体器件，其中所述第一多个单元和所述第二多个单元在结构上基本相同。3.根据权利要求1所述的半导体器件，其中所述第一多个单元中的每个单元包括沟槽，所述沟槽包括栅电极。4.根据权利要求3所述的半导体器件，其中所述第一多个单元中的每个单元包括沟槽，所述沟槽包括与所述栅电极电隔离的屏蔽电极。5.根据权利要求1所述的半导体器件，包括沟道区，所述沟道区包含氮化镓(GaN)。6.根据权利要求1所述的半导体器件，其中所述第二多个单元的有效电阻的特征在于，在所述第一多个单元的有效电阻的50至200倍的范围内。7.根据权利要求1所述的半导体器件，其中所述第二多个单元被配置为具有与所述第一多个单元的阈值电压不同的阈值电压。8.根据权利要求1所述的半导体器件，还包括耦接在所述辅助栅极与所述漏极之间的齐纳二极管。9.根据权利要求8所述的半导体器件，其中所述齐纳二极管的标称电压在低于所述第一多个单元的额定电压10％
‑
15％的范围内。10.根据权利要求1所述的半导体器件，还包括耦接在所述辅助栅极与所述漏极之间的钳位电路，其中所述钳位电路的标称钳位电压低于所述第一多个单元的雪崩击穿电压。11.一种栅极控制的半导体器件，包括：源极端子；漏极端子；主栅极端子，其被配置为控制所述半导体器件的沟道区的第一部分中的从所述漏极端子到所述源极端子的电流；以...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：硅尼克斯股份有限公司，
类型：发明
国别省市：