半导体集成电路装置制造方法及图纸

终端单元(C11)包括：在Y方向上分别形成在与纳米片(22a、23a)相同的位置处的纳米片(122a、123a)、和分别包围纳米片(122a、123)的Y方向上的外周的虚设栅极布线(143、146)。纳米片(22a、122a)的Y方向上的一侧的面分别从栅极布线(41)及虚设栅极布线(142)露出。纳米片(23a、123a)的Y方向上的一侧的面分别从栅极布线(43)及虚设栅极布线(146)露出。线(43)及虚设栅极布线(146)露出。线(43)及虚设栅极布线(146)露出。

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路装置


[0001]本公开涉及一种包括标准单元(以下亦适当地简称为单元)的半导体集成电路装置，该标准单元包含纳米片FET(Field Effect Transistor：场效应晶体管)。
[0002]作为在半导体基板上形成半导体集成电路的方法，已知有标准单元方式。标准单元方式是指：通过事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，将多个标准单元布置在半导体基板上，用布线将这些标准单元连接起来，这样来设计LSI(大规模集成电路)芯片。
[0003]LSI的基本构成要素即晶体管通过缩小栅极长度(按比例缩小：scaling)而实现了集成度的提高、工作电压的降低以及工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为解决该问题，人们已开始积极对立体构造的晶体管进行研究，即让晶体管构造从现有的平面型变为立体型。纳米片FET(纳米线FET)作为立体构造晶体管之一而备受瞩目。
[0004]纳米片FET中得到提倡的是栅极电极呈叉形的叉片(fork sheet)晶体管。在非专利文献1中公开了使用了叉片晶体管的SRAM存储单元的版图，实现了半导体集成电路装置(半导体存储装置)的小面积化。
[0005]非专利文献1：P.Weckx et al.，“Stacked nanosheet fork architecture for SRAM design and device co
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optimization toward 3nm”，2017 IEEE Internationa]Electron Devices Meeting(IEDM)，December 2017，IEDM17
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505～508

技术实现思路

[0006]‑
专利技术要解决的技术问题
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[0007]在本说明书中，将栅极电极呈叉形的纳米片FET按照现有技术称为叉片晶体管。
[0008]此处，标准单元除了包含例如“与非门”、“或非门”等具有逻辑功能的单元(以下适当地称为逻辑单元)以外，还包含不具有逻辑功能的单元。不具有逻辑功能的单元例如有“终端单元”。“终端单元”是指无助于电路块的逻辑功能、用于使电路块终结的单元。通过布置终端单元，能够抑制位于比终端单元靠内侧的单元的版图图案的完成形状的偏差，从而能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
[0009]迄今为止，尚未对使用了叉片晶体管的终端单元的构造、包含使用了叉片晶体管的终端单元的半导体集成电路装置的版图进行具体的研究。
[0010]本公开提供了一种半导体集成电路装置的版图，该半导体集成电路装置包含使用了叉片晶体管的终端单元。
[0011]‑
用以解决技术问题的技术方案
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[0012]在本公开的第一方面中，半导体集成电路装置包括多个单元行，多个单元行分别包括沿第一方向排列着布置的多个标准单元，多个单元行之一即第一单元行包括第一标准单元和第二标准单元，所第一标准单元具有逻辑功能，所第二标准单元布置于第一单元行的两端中的至少一端，且不具有逻辑功能。第一标准单元包括第一区域、第二区域、第一纳
米片、第二纳米片、第一栅极布线以及第二栅极布线，第一区域是第一导电型晶体管的形成区域，第二区域是与第一导电型不同的第二导电型晶体管的形成区域，第二区域在与第一方向垂直的第二方向上与第一区域相邻，第一纳米片沿第一方向延伸，且形成于第一区域，第二纳米片沿第一方向延伸，且形成于第二区域，第一栅极布线沿第二方向延伸，且包围第一纳米片的第二方向、以及与第一方向及第二方向垂直的第三方向上的外周，第二栅极布线沿第二方向延伸，且包围第二纳米片的第二方向及第三方向上的外周。第二标准单元包括第三纳米片、第四纳米片、第一虚设栅极布线以及第二虚设栅极布线，第三纳米片沿第一方向延伸，在第二方向上形成在与第一纳米片相同的位置处，第四纳米片沿第一方向延伸，在所第二方向上形成在与第二纳米片相同的位置处，第一虚设栅极布线沿第二方向延伸，且包围第三纳米片的第二方向及第三方向上的外周，第二虚设栅极布线沿第二方向延伸，且包围第四纳米片的第二方向及第三方向上的外周。第一纳米片的第二方向上的一侧即第一侧的面从第一栅极布线露出。第二纳米片的第二方向上的一侧即第二侧的面从第二栅极布线露出。第三纳米片的第二方向上的第一侧的面从第一虚设栅极布线露出。第四纳米片的第二方向上的第二侧的面从第二虚设栅极布线露出。
[0013]根据该方面，不具有逻辑功能的第二标准单元布置于第一单元行的两端中的至少一端，第一单元行布置有具有逻辑功能的第一标准单元。第一标准单元包括第一纳米片及第二纳米片、和分别包围第一纳米片及第二纳米片的第二方向上的外周的第一栅极布线及第二栅极布线。第二标准单元包括第三纳米片及第四纳米片、和分别包围第三纳米片及第四纳米片的第二方向上的外周的第三栅极布线及第四栅极布线。第一纳米片及第三纳米片的第二方向上的一侧即第一侧的面分别从第一栅极布线及第一虚设栅极布线露出。第二纳米片及第四纳米片的第二方向上的一侧即第二侧的面分别从第二栅极布线及第二虚设栅极布线露出。也就是说，第一纳米片及第三纳米片的第二方向上的相同一侧的面露出，第二纳米片及第四纳米片的第二方向上的相同一侧的面露出。这样一来，能够实现对半导体集成电路装置的制造偏差的抑制、成品率的提高、可靠性的提高。
[0014]在本公开的第二方面中，包括多个单元行，多个单元行分别包括沿第一方向排列着布置的多个标准单元，多个单元行沿与第一方向垂直的第二方向排列着布置，多个单元行包含第一单元行和第二单元行，第一单元行包含具有逻辑功能的第一标准单元，第二单元行包含第二标准单元，在多个单元行中，第二标准单元布置于第二方向上的两端中的任一端，且不具有逻辑功能。第一标准单元包括第一区域、第二区域、第一纳米片、第二纳米片、第一栅极布线以及第二栅极布线，第一区域是第一导电型晶体管的形成区域，第二区域是与第一导电型不同的第二导电型晶体管的形成区域，第二区域在第二方向上与第一区域相邻，第一纳米片沿第一方向延伸，且形成于第一区域，第二纳米片沿第一方向延伸，且形成于第二区域，并且在第一方向上形成在与第一纳米片相同的位置处，第一栅极布线沿第二方向延伸，且包围第一纳米片的第二方向及第三方向上的外周，第二栅极布线沿第二方向延伸，且包围第二纳米片的第二方向及第三方向上的外周。第二标准单元包括第三纳米片和第一虚设栅极布线，第三纳米片沿第一方向延伸，且在第一方向上形成在与第一纳米片相同的位置处，并且在第二方向上与第一纳米片相邻着形成，第一虚设栅极布线沿第二方向延伸，且包围第三纳米片的第二方向及第三方向上的外周。第一纳米片的第二方向上的一侧即第一侧的面从第一栅极布线露出。第二纳米片的第二方向上的一侧即第二侧的面
从第二栅极布线露出。第一纳米片及第三纳米片的彼此相对的一侧的面分别从第一栅极布线及第一虚设栅极布本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体集成电路装置，其特征在于：所述半导体集成电路装置包括多个单元行，多个所述单元行分别包括沿第一方向排列着布置的多个标准单元，多个所述单元行之一即第一单元行包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元布置于所述第一单元行的两端中的至少一端，且不具有逻辑功能，所述第一标准单元包括第一区域、第二区域、第一纳米片、第二纳米片、第一栅极布线以及第二栅极布线，所述第一区域是第一导电型晶体管的形成区域，所述第二区域是与所述第一导电型不同的第二导电型晶体管的形成区域，所述第二区域在与所述第一方向垂直的第二方向上与所述第一区域相邻，所述第一纳米片沿所述第一方向延伸，且形成于所述第一区域，所述第二纳米片沿所述第一方向延伸，且形成于所述第二区域，所述第一栅极布线沿所述第二方向延伸，且包围所述第一纳米片的所述第二方向、以及与所述第一方向及所述第二方向垂直的第三方向上的外周，所述第二栅极布线沿所述第二方向延伸，且包围所述第二纳米片的所述第二方向及所述第三方向上的外周，所述第二标准单元包括第三纳米片、第四纳米片、第一虚设栅极布线以及第二虚设栅极布线，所述第三纳米片沿所述第一方向延伸，且在所述第二方向上形成在与所述第一纳米片相同的位置处，所述第四纳米片沿所述第一方向延伸，且在所述第二方向上形成在与所述第二纳米片相同的位置处，所述第一虚设栅极布线沿所述第二方向延伸，且包围所述第三纳米片的所述第二方向及所述第三方向上的外周，所述第二虚设栅极布线沿所述第二方向延伸，且包围所述第四纳米片的所述第二方向及所述第三方向上的外周，所述第一纳米片的所述第二方向上的一侧即第一侧的面从所述第一栅极布线露出，所述第二纳米片的所述第二方向上的一侧即第二侧的面从所述第二栅极布线露出，所述第三纳米片的所述第二方向上的所述第一侧的面从所述第一虚设栅极布线露出，所述第四纳米片的所述第二方向上的所述第二侧的面从所述第二虚设栅极布线露出。2.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第一侧是所述第一纳米片的靠所述第二区域的一侧，所述第二侧是所述第二纳米片的靠所述第一区域的一侧。3.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第一侧是所述第一纳米片的与所述第二区域相反的一侧，所述第二侧是所述第二纳米片的与所述第一区域相反的一侧。4.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第一标准单元还包括第五纳米片和第六纳米片，所述第五纳米片沿所述第一方向延伸，且形成于所述第一区域，
所述第六纳米片沿所述第一方向延伸，且形成于所述第二区域，所述第二标准单元还包括第七纳米片和第八纳米片，所述第七纳米片沿所述第一方向延伸，且在所述第二方向上形成在与所述第五纳米片相同的位置处，所述第八纳米片沿所述第一方向延伸，且在所述第二方向上形成在与所述第六纳米片相同的位置处，所述第一栅极布线包围所述第五纳米片的所述第二方向及所述第三方向上的外周，所述第二栅极布线包围所述第六纳米片的所述第二方向及所述第三方向上的外周，所述第一虚设栅极布线包围所述第七纳米片的所述第二方向及所述第三方向上的外周，所述第二虚设栅极布线包围所述第八纳米片的所述第二方向及所述第三方向上的外周，所述第五纳米片的所述第二方向上的与所述第一侧相反的一侧的面从所述第一栅极布线露出，所述第六纳米片的所述第二方向上的与所述第二侧相反的一侧的面从所述第二栅极布线露出，所述第七纳米片的所述第二方向上的与所述第一侧相反的一侧的面从所述第一虚设栅极布线露出，所述第八纳米片的所述第二方向上的与所述第二侧相反的一侧的面从所述第二虚设栅极布线露出。5.根据权利要求4所述的半导体集成电路装置，其特征在于：在所述第一标准单元与所述第二标准单元的单元交界处形成有沿所述第二方向延伸的第三虚设栅极布线及第四虚设栅极布线，所述第一栅极布线以及所述第一虚设栅极布线及所述第三虚设栅极布线在所述第一方向上等间距布置，所述第二栅极布线以及所述第二虚设栅极布线及所述第四虚设栅极布线在所述第一方向上等间距布置。6.一种半导体集成电路装置，其特征在于：所述半导体集成电路装置包括多个单元行，多个所述单元行分别包括沿第一方向排列着布置的多个标准单元，多个所述单元行沿与所述第一方向垂直的第二方向排列着布置，多个所述单元行包含第一单元行和第二单元行，所述...

【专利技术属性】
技术研发人员：中冈康广，
申请(专利权)人：株式会社索思未来，
类型：发明
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