【技术实现步骤摘要】
半导体装置及该半导体装置的制造方法
[0001]本公开总体上涉及半导体装置及该半导体装置的制造方法，并且更具体地，涉及三维半导体装置及该三维半导体装置的制造方法。
技术介绍
[0002]半导体装置包括能够存储数据的存储器单元。三维半导体装置包括三维布置的存储器单元，使得能够增加基板的每单位面积的存储器单元的数量。
[0003]为了提高三维半导体装置的集成度，可以增加层叠的存储器单元的数量。然而，随着层叠的存储器单元的数量的增加，三维半导体装置的操作可靠性可能劣化。
技术实现思路
[0004]一些实施方式提供了具有改善的操作可靠性的半导体装置及该半导体装置的制造方法。
[0005]根据本公开的实施方式，一种半导体装置包括：单元层叠结构，其包括交替层叠的第一单元层叠层和层叠导电层；虚设层叠结构，其包括交替层叠的第一虚设层叠层和第二虚设层叠层；单元插塞，其贯穿单元层叠结构；以及单元芯片保护件，其贯穿虚设层叠结构，该单元芯片保护件围绕单元层叠结构和单元插塞，其中，单元芯片保护件的底表面的高度与单元插塞...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，该半导体装置包括：单元层叠结构，该单元层叠结构包括交替层叠的第一单元层叠层和层叠导电层；虚设层叠结构，该虚设层叠结构包括交替层叠的第一虚设层叠层和第二虚设层叠层；单元插塞，该单元插塞贯穿所述单元层叠结构；以及单元芯片保护件，该单元芯片保护件贯穿所述虚设层叠结构，该单元芯片保护件围绕所述单元层叠结构和所述单元插塞，其中，所述单元芯片保护件的底表面的高度与所述单元插塞的底表面的高度相同。2.根据权利要求1所述的半导体装置，其中，所述单元芯片保护件的顶表面的高度与所述单元插塞的顶表面的高度相同。3.根据权利要求1所述的半导体装置，其中，所述单元插塞包括上部和下部，并且其中，所述单元芯片保护件包括：第一单元保护件部分，该第一单元保护件部分设置在与所述单元插塞的所述下部相同的高度处；以及第二单元保护件部分，该第二单元保护件部分设置在与所述单元插塞的所述上部相同的高度处。4.根据权利要求3所述的半导体装置，其中，所述第一单元保护件部分的最大宽度大于所述第二单元保护件部分的最小宽度。5.根据权利要求1所述的半导体装置，其中，所述虚设层叠结构围绕所述单元层叠结构。6.根据权利要求1所述的半导体装置，该半导体装置还包括：单元源极结构，该单元源极结构连接至所述单元插塞；以及虚设源极结构，该虚设源极结构连接到所述单元芯片保护件，其中，所述虚设源极结构围绕所述单元源极结构。7.根据权利要求6所述的半导体装置，其中，所述单元源极结构包括依次层叠的第一单元源极层、第二单元源极层和第三单元源极层，其中，所述虚设源极结构包括依次层叠的第一虚设源极层、第一蚀刻停止层、第二虚设源极层、第二蚀刻停止层和第三虚设源极层。8.根据权利要求7所述的半导体装置，其中，所述第一虚设源极层和所述第一单元源极层设置在相同的高度处，并且其中，所述第三虚设源极层和所述第三单元源极层设置在相同的高度处。9.一种半导体装置，该半导体装置包括：单元层叠结构，该单元层叠结构包括交替层叠的层叠导电层和第一单元层叠层；虚设层叠结构，该虚设层叠结构包括交替层叠的第一虚设层叠层和第二虚设层叠层；单元插塞，该单元插塞贯穿所述单元层叠结构；以及保护件插塞，所述保护件插塞贯穿所述虚设层叠结构的下部，所述保护件插塞围绕所述单元层叠结构和所述单元插塞，其中，所述保护件插塞的底表面的高度与所述单元插塞的底表面的高度相同。10.根据权利要求9所述的半导体装置，该半导体装置还包括单元保护件部分，该单元
保护件部分贯穿所述虚设层叠结构的上部，其中，所述单元保护件部分与所述保护件插塞交叠。11.根据权利要求10所述的半导体装置，其中，所述单元保护件部分围绕所述单元层叠结构和所述单元插塞。12.根据权利要求9所述的半导体装置，该半导体装置还包括：单元源极结构，该单元源极结构连接至所述单元插塞；以及虚设源极结构，该虚设源极结构连接到所述保护件插塞，其中，所述虚设源极结构围绕所述单元源极结构。13.根据权利要求12所述的半导体装置，该半导体装置还包括下芯片保护件，该下芯片保护件贯穿所述虚设源极结构。14.根据权利要求13所述的半导体装置，其中，所述下芯片保护件围绕所述单元源极结构。15.一种半导体装置，该半导体装置包括：单元层叠结构，该单元层叠结构包括交替层叠的第一单元层叠层和...
【专利技术属性】
技术研发人员：金在泽，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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