用于集成电路器件的保护电路制造技术

根据本发明专利技术的集成保护电路用于ＥＳＤ保护具有至少一个焊盘（例如Ｉ／Ｏ焊盘）的电路器件，所述集成保护电路包括第一晶体管（ＭＰ１），其控制输出端连接在焊盘（２，３）和箝位晶体管（ＭＮ４）的控制输入端之间。箝位晶体管（ＭＮ４）的控制输出端连接在焊盘（２，３）和基准电压接线端（４）之间。该保护电路还包括第二晶体管（ＭＮ３），其控制输出端连接在第一晶体管（ＭＰ１）的控制输出端和基准电压接线端（４）之间。最后，该保护电路还包括连接在电源电压接线端（１）和第一晶体管（ＭＰ１）与第二晶体管（ＭＮ３）的控制输入端之间的时间延迟元件（Ｒ，ＭＮ１）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于一种集成电路，用于保护电路器件不受因静电放电而引起的损害。集成电路，尤其是互补金属氧化物半导体(CMOS)技术中的敏感电路必须受到保护，以防止由突然的静电放电(ESD)而引起的故障。ESD将导致击穿两个表面之间的电介质的电压，最终造成短路、损坏集成电路的栅氧化层/扩散层、金属层、或触点。存在于电路突然放电之前的静电充电通常是由与例如人或机器的静电充电对象接触而产生的。为了此目的，即是为了防止ESD，一个或多个专门设计的保护电路通常被集成在待保护的电路的衬底上。这样的保护电路在危险电流或电压放电出现时被激活并且切换到低阻抗状态，以保持电路的敏感区域的安全。在最近的处理中，ESD保护电路是若干区域限制的器件的其中之一，尤其与输入/输出(I/O)焊盘有关。因此有利的或甚至需要减小保护电路所消耗的芯片面积并且仍然能达到足够的保护。另外，对于高速射频(RF)I/O设计，ESD保护电路的电容必须尽可能得低，由此该电容取决于用于ESD保护的芯片面积。当前，ESD保护通常依赖于ESD保护晶体管的P-N结的穿破机制。附图说明图1中的电流电压图中的曲线11对此进行了说明。ESD健壮性的限制实际上在于ESD箝位电路在ESD事件期间具有微分电阻。在ESD事件期间的电压降达到集成电路不再受到保护的一个值。通常的故障是小的N-MOS晶体管的漏极损坏或栅氧化层击穿。在Partovi等人的美国专利第6078487号中，描述了具有一个调制控制输入端的静电放电保护器件。保护电路，防护相关联的集成电路不受因静电放电所引起的损坏，其包括一个用作为箝位器件的N-MOS晶体管和一个栅极调制电路。N-MOS晶体管的箝位电路的源极和漏极连接在集成电路的输入/输出焊盘和接地基准电压之间。在集成电路正常操作期间，栅极调制电路通过将其的栅极引出线连接到接地基准电压来禁止N-MOS晶体管箝位电路。在ESD事件期间，栅极调制电路将栅极连接到输入/输出焊盘，输入/输出焊盘启动N-MOS晶体管箝位电路，从而引起任何ESD电压及所产生的电流经过N-MOS晶体管箝位电路被分路到接地。但是，当ESD或静电超载(EOS)事件发生时，该事件引起箝位调制器电源接线端上的正电压Vdd，此时由ESD或静电超载引起的电压不能经过N-MOS晶体管箝位电路被分路到接地，因为N-MOS晶体管箝位电路被禁止。因此，在该情况下，ESD或静电超载能够损坏集成电路的栅氧化层、金属层、或触点。本专利技术的一个目的是提供一种集成保护电路，用于保护具有焊盘(例如，I/O焊盘或电源焊盘)的集成电路不受不同应激条件期间的静电放电或静电过载。利用根据本专利技术的集成保护电路，节省了芯片面积而没有减弱针对静电放电或静电过载的保护。可替换地或另外地，针对静电放电或静电过载的保护能够在很大程度上得到提高而不用消耗过多的芯片面积。所述问题是通过具有独立权利要求1的特征的集成保护电路来解决的。根据本专利技术的集成保护电路包括第一晶体管，其控制输出端连接在焊盘和箝位器件的控制输入端之间，其中箝位器件的控制输出端连接在焊盘和基准电压接线端之间。该保护电路还包括第二晶体管，其控制输出端连接在第一晶体管的控制输出端和基准电压接线端之间。最后，该保护电路还包括连接在电源电压接线端和第一与第二晶体管的控制输入端之间的时间延迟元件。本专利技术的进一步的有利扩展还得自于从属权利要求中指明的特征。在本专利技术的一个实施例中，集成保护电路的焊盘是信号输入/输出焊盘或电源焊盘。在本专利技术的另一个实施例中，集成保护电路的时间延迟元件包括串联连接的一个电阻和一个电容。在本专利技术的另一个实施例中，集成保护电路的时间延迟元件包括第三晶体管，其中所述电阻连接在电源电压接线端和第三晶体管之间，并且其中第三晶体管形成所述电容。有利地，所述集成保护电路包括第四晶体管，其控制输出端连接在基准电压接线端和第三晶体管的控制输出端之间，并且其中第四晶体管的控制输入端还连接到基准电压接线端。此外，集成保护电路的第一晶体管可以是p沟道MOS晶体管。为了解决本专利技术的目的，集成保护电路的第二、第三、第四晶体管可以形成为n沟道MOS晶体管。在一个典型应用中，根据本专利技术的集成保护电路的箝位器件是用于ESD保护而布置的n沟道MOS晶体管。可替换地，根据本专利技术的集成保护电路的箝位器件是寄生npn晶体管。可替换地，根据本专利技术的集成保护电路的箝位器件还可以形成为半导体开关元件。最后，用于保护电路器件的所述集成保护电路包括一个连接在焊盘和电源电压接线端之间的二极管。接着，将利用附图进一步阐明本专利技术。图1是根据现有技术的ESD保护电路和根据本专利技术的ESD保护电路的电流电压图；图2是根据本专利技术的ESD保护电路的一个实施例；图3是用于电源焊盘的根据本专利技术的ESD保护电路的一个实施例；图4是根据本专利技术的用于I/O焊盘的ESD保护电路的方框图；图5是根据本专利技术的用于电源焊盘的ESD保护电路的方框图；图6是在集成电路中具有寄生二极管的方框图。本专利技术的思想是具有一种健壮的元件，所述元件能在ESD事件期间，在更多敏感的内部器件被损坏之前处理ESD电流。最普通的元件是二极管、N-MOS晶体管和低电压触发矽控整流器(LVTSCR)。所有这些器件具有高于必须受到保护的集成电路的工作电压的击穿值。图1除示出了说明根据现有技术的用于ESD保护电路的电流电压过程的曲线11之外，还示出了根据本专利技术的用于ESD保护电路的电流电压过程的曲线12。正如可以从这条曲线12中看出的，ESD检测电路箝位由ESD事件所引起的电压要比传统ESD箝位电路早很多。因此如图2所示，可以实现箝位晶体管MN4上较低的电压降U1。根据现有技术的箝位晶体管上的电压降在图1中用U2表示。在非工作的集成电路(IC)上执行ESD测试。在ESD测试期间，必须阻止所有脉冲，而无论是何种电压电平。因此，不需要对高于IC工作电压的触发电压进行ESD保护。本专利技术的一个思想是，箝位每个处于最低可能电压电平的脉冲。这在普通CMOS技术中是晶体管的阈值电压Utr，大约为0.6V。在IC的正常工作模式期间，这个行为被关闭并且保护电路如普通电压箝位电路一样工作。在图2中，描述了一个根据本专利技术的ESD保护电路的实施例。为此目的，电源电压VDD的电源接线端1经过电阻R连接到第一n沟道金属氧化物场效应晶体管(N-MOSFET)MN1的漏极端和栅极端。第一N-MOS晶体管NM1的源极端连接到第二N-MOS晶体管MN2的漏极端。栅极端和源极端依次在基准电压端4连接到基准电位VSS，基准电位VSS是整个电路的接地。p沟道MOS晶体管MP1和第三N-MOS晶体管MN3形成一个倒相器INV，其输入端NET1连接到第一N-MOS晶体管NM1的源极和第二N-MOS晶体管MN2的漏极端。倒相器INV的输出端NET2连接到第四N-MOS晶体管NM4的栅极端，其中第四N-MOS晶体管NM4作为ESD保护电路的主箝位电路工作。在虚线内的ESD保护电路部分在以下被称为有源触发控制AC，而晶体管MN4被称为箝位晶体管。图1所示的保护电路可产生两种不同的工作模式、普通工作模式和事件驱动模式。将在下面阐明这两种模式。在第一个、普通工作模式，即所谓的箝位模式下，保护电路的电源接线端1被加电本文档来自技高网...

【技术保护点】
一种用于集成电路器件的集成保护电路，包括：－第一晶体管（ＭＰ１），其控制输出端连接在焊盘（２，３）和箝位器件（ＭＮ４）的控制输入端之间，所述箝位器件（ＭＮ４）的控制输出端连接在所述焊盘（２，３）和基准电压接线端（４）之间，－第二晶体管（ＭＮ３），其控制输出端连接在所述第一晶体管（ＭＰ１）的控制输出端和所述基准电压接线端（４）之间，以及－连接在电源电压接线端（１）和所述第一晶体管（ＭＰ１）与所述第二晶体管（ＭＮ３）的所述控制输入端之间的时间延迟元件（Ｒ，ＭＮ１）。

【技术特征摘要】
【国外来华专利技术】EP 2003-6-30 03101950.81.一种用于集成电路器件的集成保护电路，包括-第一晶体管(MP1)，其控制输出端连接在焊盘(2，3)和箝位器件(MN4)的控制输入端之间，所述箝位器件(MN4)的控制输出端连接在所述焊盘(2，3)和基准电压接线端(4)之间，-第二晶体管(MN3)，其控制输出端连接在所述第一晶体管(MP1)的控制输出端和所述基准电压接线端(4)之间，以及-连接在电源电压接线端(1)和所述第一晶体管(MP1)与所述第二晶体管(MN3)的所述控制输入端之间的时间延迟元件(R，MN1)。2.根据权利要求1的保护电路，其中焊盘(2，3)是信号焊盘(2)或电源焊盘(3)。3.根据权利要求1或2的保护电路，其中时间延迟元件(R，MN1)包括串联连接的一个电阻(R)和一个电容。4.根据权利要求3的保护电路，其中时间延迟元件(R，MN1)包括第三晶体管(MN1)，所述电阻...

【专利技术属性】
技术研发人员：W肯珀，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]