一种半导体集成电路宽排引线框架制造技术

本发明专利技术公开了半导体引线框架技术领域，具体为一种半导体集成电路宽排引线框架，包括钢板和芯片，所述钢板的一端侧壁上分别固定连接有贴装芯片体和二焊点打线体，通过在贴装芯片体上端外侧设有弧形边一，贴装芯片体边缘呈弧形结构，可有效控制爬胶；电铸引线框架衍生于钢板，无任何连筋结构，刀具磨损小，可有效减少投入成本；电铸引线框架衍生于背面钢板设计，不会出现鼓包异常，从而塑封工序可彻底解决溢料问题；不存在胶体残留，减少了除胶、打磨作业带来的人工及生产成本投入；底材为金，金本身有着很强的抗氧化性，所以生产过程直接取消电镀工序，可彻底解决作业复杂性以及成本问题。可彻底解决作业复杂性以及成本问题。可彻底解决作业复杂性以及成本问题。

【技术实现步骤摘要】
一种半导体集成电路宽排引线框架


[0001]本专利技术涉及半导体引线框架领域，具体涉及一种半导体集成电路宽排引线框架。

技术介绍

[0002]引线框架作为一种半导体集成电路的芯片载体，是一种借助于键合材料(金丝、铝丝、铜丝)实现芯片内部电路引出端与外引线的电气连接，形成电气回路的关键结构件，它起到了和外部导线连接的桥梁作用；绝大部分的半导体集成块中都需要使用引线框架，是电子信息产业中重要的基础材料，在电子产品中有广泛的应用，引线框架采用冲压或者蚀刻成型，其中蚀刻引线框架多采用三氯化铁蚀刻液腐蚀成型；在制造引线框架的过程中会产生大量三氯化铁废液，废液的处理复杂而且成本很高；随着电子行业飞速发展，在目前引线框架精度要求高且国家对环保高度重视的形势下，寻求高效环保的新型引线框架已成为整个半导体制造业共同面临的问题，半导体行业飞速发展的5G信息时代，对于低功耗小封装高可靠性产品要求与日俱增，价格优势也将产能的需求推到了另一个高点，对于高产能低价格需求的半导体封装厂将会对框架的尺寸要求更宽更长，目前DFN产品普遍采用的是60
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70的宽度尺寸，框架的尺寸加宽也是对封装工艺以及产品材料选材的巨大挑战。
[0003]现有技术存在以下不足：现有的半导体集成电路宽排引线框架的贴装芯片工序爬胶不好控制；引线键合工序打线空间小，作业难；封装后成品颗粒切割工序刀具磨损大，投入成本增加；单片框架排布产品数量少，单位面积产量低；黄膜胶带鼓包导致塑封工序溢料的产生；黄膜胶带胶体残留，增设除胶、打磨作业带来的人工及生产成本的增加；电镀锡工序带来的生产复杂性，设备、人工及生产成本的增加。
[0004]因此，专利技术一种半导体集成电路宽排引线框架很有必要。

技术实现思路

[0005]为此，本专利技术提供一种半导体集成电路宽排引线框架，通过将贴装芯片部件和二焊点打线部件设计成蘑菇头状，且采用金、镍、银三种基材逐层电镀的设计，电铸引线框架衍生于背面钢板，切割道预留0.1毫米用于走刀，以解决便于爬胶、引线键作业难度小，人工及生产成本的增加的问题。
[0006]为了实现上述目的，本专利技术提供如下技术方案：一种半导体集成电路宽排引线框架，包括钢板和芯片，所述钢板的一端侧壁上分别固定连接有贴装芯片体和二焊点打线体，所述钢板的另一端侧壁上衍生有若干个电铸引线框架，若干个所述电铸引线框架与钢板无任何连筋结构，所述芯片位于贴装芯片体上端。
[0007]优选的，若干个所述电铸引线框架均匀排布在钢板侧壁上，相邻两个所述电铸引线框架之间设有切割刀走道，所述切割刀走道的宽度为0.1mm。
[0008]优选的，所述贴装芯片体的形状为凸台状，所述贴装芯片体顶端外侧的侧壁上开设有弧形边一。
[0009]优选的，所述贴装芯片体从下往上依次设有电镀层一、电镀层二和电镀层三。
[0010]优选的，所述二焊点打线体的形状为凸台状，所述二焊点打线体顶端外侧的侧壁上开设有弧形边二。
[0011]优选的，所述二焊点打线体从下往上依次设有电镀层四、电镀层五和电镀层六。
[0012]优选的，所述贴装芯片体顶端固定粘结有胶层，所述芯片通过胶层固定粘接在贴装芯片体顶端。
[0013]本专利技术的有益效果是：
[0014]1.通过在贴装芯片体上端外侧设有弧形边一，贴装芯片体边缘呈弧形结构，可有效控制爬胶；
[0015]2.电铸引线框架衍生于钢板，无任何连筋结构，刀具磨损小，可有效减少投入成本；切割道预留0.1毫米，材料利用率高，单片框架可排布49104颗产品，单位面积内产量增加近1倍；
[0016]3.电铸引线框架衍生于背面钢板设计，不会出现鼓包异常，从而塑封工序可彻底解决溢料问题；不存在胶体残留，减少了除胶、打磨作业带来的人工及生产成本投入；
[0017]4.底材为金，金本身有着很强的抗氧化性，所以生产过程直接取消电镀工序，可彻底解决作业复杂性以及成本问题。
附图说明
[0018]图1为本专利技术提供的安装部件和二焊点打线部件连接示意图；
[0019]图2为本专利技术提供的电铸引线框架俯视图；
[0020]图3为本专利技术提供的框架排布俯视图；
[0021]图4为本专利技术提供的安装部件剖面示意图；
[0022]图5为本专利技术提供的二焊点打线部件剖面示意图；
[0023]图6为本专利技术提供的芯片连接示意图。
[0024]图中：1、钢板；2、弧形边一；3、弧形边二；4、电铸引线框架；5、切割刀走道；6、镀层一；7、镀层二；8、镀层三；9、镀层四；10、镀层五；11、镀层六；12、胶层；13、芯片；100、贴装芯片体；200、二焊点打线体。
具体实施方式
[0025]以下结合附图对本专利技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。
[0026]参照附图1
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6，本专利技术提供的一种半导体集成电路宽排引线框架，包括钢板1和芯片13；
[0027]钢板1的一端侧壁上分别固定连接有贴装芯片体100和二焊点打线体200，贴装芯片体100和二焊点打线体200顶端外端侧壁上分别开设有弧形边一2和弧形边二3，框架整体厚度0.045毫米，框架排布采用4个单元设计，每个单元132列、93行，每片框架共计132x93x4＝49104颗产品，钢板1的另一端侧壁上衍生有若干个电铸引线框架4，电铸引线框架4衍生在钢板1背面，不会出现鼓包异常，从而塑封工序可彻底解决溢料问题，不存在胶体残留，减少了除胶、打磨作业带来的人工及生产成本投入，若干个电铸引线框架4与钢板1无任何连筋结构，起到让刀具磨损小，可有效减少投入成本，芯片13位于贴装芯片体100上端，贴装芯
片体100顶端固定粘结有胶层12，芯片13通过胶层12固定粘接在贴装芯片体100顶端，框架的长度为250毫米，宽度为78毫米，采用4个单元的设计方案，在扩大产能的同时，能有效避免质量问题的发生，由于采用新式高精密电铸框架，贴装芯片区域尺寸可以做到最大0.28x0.25毫米，高于传统蚀刻框架的0.26x0.24毫米，能够贴装更大尺寸的芯片0.23x0.23毫米，框架产品数量达到49104颗，是传统蚀刻框架产品数量的2到3倍，大幅减少了树脂的使用量。
[0028]若干个电铸引线框架4均匀排布在钢板1侧壁上，相邻两个电铸引线框架4之间设有切割刀走道5，切割刀走道5的宽度为0.1mm，切割刀走道5预留0.1毫米，材料利用率高，单片框架可排布49104颗产品，单位面积内产量增加近1倍。
[0029]贴装芯片体100的形状为凸台状，贴装芯片体100顶端外侧的侧壁上开设有弧形边一2，贴装芯片体100区域边缘呈弧形结构，可有效控制爬胶，贴装芯片体100从下往上依次设有电镀层一6，电镀层一6的材料为金、电镀层二7，电镀层二7的材料为镍，和电镀层三8，电镀层三8的材料为银，二焊点打线体200的形状为凸台状，二焊点打线体200顶端外侧的侧壁上开设本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成电路宽排引线框架，包括钢板(1)和芯片(13)，所述钢板(1)的一端侧壁上分别固定连接有贴装芯片体(100)和二焊点打线体(200)，其特征在于，所述钢板(1)的另一端侧壁上衍生有若干个电铸引线框架(4)，若干个所述电铸引线框架(4)与钢板(1)无任何连筋结构，所述芯片(13)位于贴装芯片体(100)上端。2.根据权利要求1所述的一种半导体集成电路宽排引线框架，其特征在于：若干个所述电铸引线框架(4)均匀排布在钢板(1)侧壁上，相邻两个所述电铸引线框架(4)之间设有切割刀走道(5)，所述切割刀走道(5)的宽度为0.1mm。3.根据权利要求1所述的一种半导体集成电路宽排引线框架，其特征在于：所述贴装芯片体(100)的形状为凸台状，所述贴装芯片体(100)顶端外侧的侧壁上开设有弧形...

【专利技术属性】
技术研发人员：张帆，
申请(专利权)人：江苏宝浦莱半导体有限公司，
类型：发明
国别省市：