半导体器件及其形成方法技术

本发明专利技术提供了一种半导体器件及其形成方法。本发明专利技术基底的基准方向平行于第一晶向或第二晶向，图形化的掩模层沿第一晶向分布；对于notch不同晶向的基底，通过图形化的掩模层匹配设计，利用所述图形化的掩模层作为掩模对所述基底的表面进行湿法刻蚀工艺相结合，形成多个沟槽，在垂直于所述基底的截面上，所述沟槽的截面宽度从所述基底表面到所述基底内部逐渐减小，提高了半导体器件对光的吸收和转化效率。本发明专利技术可进一步缩小关键尺寸(CD)，增加了设计的自由度。湿法刻蚀形成多个沟槽，避免了干法刻蚀损伤沟槽侧壁导致的暗电流增加，有效地改善暗电流。地改善暗电流。地改善暗电流。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本专利技术属于集成电路制造
，具体涉及一种半导体器件及其形成方法。

技术介绍

[0002]对于硅基的半导体器件(例如光电器件)而言，硅的表面反射率很高，如果对硅表面不进行任何处理，那么它对可见光的反射率可达40％以上，且对近红外光的反射率高达60％以上。晶体硅对光如此高的反射率，以至于采用晶体硅制备的相关光电器件的量子效率非常不理想，最终严重制约其光电产品的应用领域和使用性能。
[0003]光电类芯片应用的原理是材料对光的吸收。然而材料对光的吸收是有条件的。只有光波具有的能量大于禁带宽度，材料才能吸收光。从可见光到近红外光，晶体硅对光子的吸收效率是逐渐下降的，随着光波从可见光到近红外，硅对光子的吸收问题将变得越来越突出，且必须引起工程技术人员的关注和重视。通过增加硅的厚度可以提高材料对光子的吸收效率，但是硅厚度的增加将给半导体工艺带来非常巨大的挑战，其性价比不高。
[0004]人们常常在硅表面制备各种“绒面”结构，如金字塔阵列，这些结构可增加光在Si表面的反射次数，从而来增强硅表面对入射光能的俘获能力，即减少光能反射损失,提高器件对光的吸收和转化效率。这样制备出来的硅表面一般为黑色，通常称之为“黑硅”。
[0005]目前制备黑硅的方法，存在着较难进一步缩小关键尺寸(CD)，暗电流较大以及量子效率还有待提高等一些问题。

技术实现思路

[0006]本专利技术的目的在于提供一种半导体器件及其形成方法，提高了半导体器件对光的吸收和转化效率，进一步缩小关键尺寸，有效地改善暗电流。
[0007]本专利技术提供一种半导体器件的形成方法，包括：
[0008]提供基底，所述基底的边缘设置有定位凹槽，所述基底的中心与所述定位凹槽的连线为基准方向，所述基底表面内围绕所述中心周期性分布有属于不同晶向族的第一晶向和第二晶向，所述基准方向平行于所述第一晶向或所述第二晶向；
[0009]在所述基底的表面形成图形化的掩膜层；所述图形化的掩膜层上的图案沿平行于所述第一晶向分布；
[0010]利用所述图形化的掩模层作为掩模对所述基底的表面进行湿法刻蚀，形成多个沟槽，在垂直于所述基底的截面上，所述沟槽的截面宽度从所述基底表面到所述基底内部逐渐减小。
[0011]进一步的，所述基底的表面为(100)晶面，所述第一晶向为<110>晶向族中的一个晶向，所述第二晶向为<100>晶向族中的一个晶向，所述(100)晶面内包括<110>晶向族中相互垂直的晶向一和晶向二。
[0012]进一步的，所述图形化的掩模层包括沿平行于所述晶向一间隔设置的第一组条形图案，和/或沿平行于所述晶向二间隔设置的第二组条形图案。
[0013]进一步的，所述图形化的硬掩模层包括：所述第一组条形图案和所述第二组条形图案，且在所述第一组条形图案两侧设置所述第二组条形图案；或者在所述第二组条形图案两侧设置所述第一组条形图案。
[0014]进一步的，所述图形化的硬掩模层中所述第一组条形图案和所述第二组条形图案交叉呈网格状图案。
[0015]进一步的，所述图形化的硬掩模层包括第一矩形环图案和设置在所述第一矩形环图案中的第二矩形环图案，所述第一矩形图案、所述第二矩形环图案的相邻的两边分别平行于所述晶向一和所述晶向二。
[0016]进一步的，所述湿法刻蚀采用TMAH、氨水、KOH和NaOH溶液中的至少一种。
[0017]进一步的，所述沟槽呈倒四棱锥、倒四棱台或V型槽中的至少一种。
[0018]进一步的，所述倒四棱锥的侧面为{111}晶面族，表面开口为(100)晶面；或者所述倒四棱台的侧面为{111}晶面族，表面开口为(100)晶面。
[0019]进一步的，在所述基底的表面形成图形化的掩膜层具体包括：
[0020]在所述基底的表面依次形成硬掩模层和光阻层；对所述光阻层进行曝光并显影，利用图形化的光阻层作为掩模刻蚀所述硬掩模层，使所述硬掩模层图形化。
[0021]进一步的，还包括：
[0022]去除所述图形化的硬掩模层；以及
[0023]形成填充层，所述填充层填充所述沟槽。
[0024]本专利技术还提供一种半导体器件，包括：
[0025]基底，所述基底的边缘设置有定位凹槽，所述基底的中心与所述定位凹槽的连线为基准方向，所述基底表面内围绕中心周期性分布有属于不同晶向族的第一晶向和第二晶向，所述基准方向平行于所述第一晶向或所述第二晶向；
[0026]所述基底的表面形成有多个沟槽，在垂直于所述基底的截面上，所述沟槽的截面宽度从所述基底表面到所述基底内部逐渐减小。
[0027]进一步的，所述沟槽采用上述半导体器件的形成方法制作而成。
[0028]与现有技术相比，本专利技术具有如下有益效果：
[0029]本专利技术提供了一种半导体器件及其形成方法。本专利技术基底的基准方向平行于第一晶向或第二晶向，图形化的掩模层沿第一晶向分布；对于notch不同晶向的基底，通过图形化的掩模层匹配设计，利用所述图形化的掩模层作为掩模对所述基底的表面进行湿法刻蚀工艺相结合，形成多个沟槽，在垂直于所述基底的截面上，所述沟槽的截面宽度从所述基底表面到所述基底内部逐渐减小，提高了半导体器件对光的吸收和转化效率。本专利技术可进一步缩小关键尺寸(CD)，增加了设计的自由度。湿法刻蚀形成多个沟槽，避免了干法刻蚀损伤沟槽侧壁导致的暗电流增加，有效地改善暗电流。
附图说明
[0030]图1为本专利技术实施例一种半导体器件的形成方法流程示意图。
[0031]图2为本专利技术实施例半导体器件的形成方法图形化光阻层后的示意图；
[0032]图3为本专利技术实施例半导体器件的形成方法刻蚀硬掩模层后的示意图；
[0033]图4为本专利技术实施例半导体器件的形成方法湿法刻蚀形成沟槽后的示意图；
[0034]图5为常用晶面示意图；
[0035]图6为常用晶向示意图；
[0036]图7a为本专利技术第一实施例半导体器件基底notch为<100>晶向示意图；
[0037]图7b至图7e为第一实施例中不同示例的单个芯片示意图。
[0038]图8a为本专利技术第二实施例半导体器件基底notch为<110>晶向示意图；
[0039]图8b至图8f为第二实施例中不同示例的单个芯片示意图。
[0040]图9为本专利技术实施例半导体器件的形成方法去除硬掩膜层后的示意图；
[0041]图10为本专利技术实施例半导体器件的形成方法形成填充层后的示意图。
具体实施方式
[0042]如
技术介绍
所述，目前制备黑硅的方法，存在着较难进一步缩小关键尺寸，暗电流较大以及量子效率还有待提高等一些问题。
[0043]具体的，在硅表面制制备“绒面”结构，例如制备密集分布的沟槽(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底的边缘设置有定位凹槽，所述基底的中心与所述定位凹槽的连线为基准方向，所述基底表面内围绕所述中心周期性分布有属于不同晶向族的第一晶向和第二晶向，所述基准方向平行于所述第一晶向或所述第二晶向；在所述基底的表面形成图形化的掩膜层，所述图形化的掩膜层上的图案沿平行于所述第一晶向分布；利用所述图形化的掩模层作为掩模对所述基底的表面进行湿法刻蚀，形成多个沟槽，在垂直于所述基底的截面上，所述沟槽的截面宽度从所述基底表面到所述基底内部逐渐减小。2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述基底的表面为(100)晶面，所述第一晶向为<110>晶向族中的一个晶向，所述第二晶向为<100>晶向族中的一个晶向，所述(100)晶面内包括<110>晶向族中相互垂直的晶向一和晶向二。3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述图形化的掩模层包括沿平行于所述晶向一间隔设置的第一组条形图案，和/或沿平行于所述晶向二间隔设置的第二组条形图案。4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述图形化的硬掩模层包括所述第一组条形图案和所述第二组条形图案，且在所述第一组条形图案两侧设置所述第二组条形图案；或者在所述第二组条形图案两侧设置所述第一组条形图案。5.如权利要求3所述的半导体器件的形成方法，其特征在于，所述图形化的硬掩模层中所述第一组条形图案和所述第二组条形图案交叉呈网格状图案。6.如权利要求2所述的半导体器件的形成方法，其特征在于，所述图形化的硬掩模...

【专利技术属性】
技术研发人员：古立亮，杨帆，胡胜，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：