信号校验系统技术方案

本发明专利技术实施例提供一种信号校验系统，包括：存储控制器和存储器，连接于存储控制器和存储器之间的第一传输路径和第二传输路径，存储控制器通过第一传输路径发送待校验信号，以及通过第二传输路径发送校验信号；其中，第二传输路径为单端口通道，校验信号为多比特信号；比较模块，与第一转换组件输出端连接，以及与第二传输路径输出端连接，用于获取并比较第一转换组件的输出信号和第二传输路径的输出信号。本发明专利技术实施例有利于提高信号校验的准确性。性。性。

【技术实现步骤摘要】
信号校验系统


[0001]本专利技术实施例涉及存储器领域，特别涉及一种信号校验系统。

技术介绍

[0002]在存储器的命令和地址传输和控制过程中，信号的准确性尤为重要。如果存储器接收的信号与存储控制器发送的信号不同，存储器就可能无法实现正确的功能，进而导致包含存储器和存储控制器的整个系统发生紊乱，因此，必须要对存储器接收到的信号进行校验。
[0003]目前存储器领域的信号校验机制大多采用奇偶校验，准确率较低。

技术实现思路

[0004]本专利技术实施例提供一种信号校验系统，有利于提高信号校验的准确性。
[0005]为解决上述问题，本专利技术实施例提供一种信号校验系统，包括：存储控制器和存储器，连接于所述存储控制器和所述存储器之间的第一传输路径和第二传输路径，所述存储控制器通过所述第一传输路径发送待校验信号，以及通过所述第二传输路径发送校验信号；其中，所述第二传输路径为单端口通道，所述校验信号为多比特信号；转换组件，包括第一转换组件和第二转换组件，所述第一转换组件与所述第一传输路径输出端连接，所述第二转换组件与所述第二传输路径输入端连接，所述转换组件用于将所述待校验信号转换为所述校验信号；比较模块，位于所述存储器内，与所述第一转换组件输出端连接，以及与所述第二传输路径输出端连接，用于获取并比较所述第一转换组件的输出信号和所述第二传输路径的输出信号。
[0006]另外，所述待校验信号包括多个单比特信号，所述第一传输路径为多端口通道，每一端口用于发送一单比特信号；所述转换组件用于将所述多个单比特信号转换为一个多比特信号。
[0007]另外，所述转换组件包括压缩模块，用于将n个单比特信号转换为包含k个比特位的多比特信号；其中，n>k。
[0008]另外，所述压缩模块包括第一加法单元和取余单元，所述取余单元与所述第一加法单元的输出端连接，所述第一加法单元用于接收所述多个单比特信号，且用于对所述多个单比特信号进行加法运算，所述取余单元用于对加法运算的结果进行取余运算，取余值作为所述校验信号至少一比特位的值。
[0009]另外，所述取余单元包括并联的第一取余单元和第二取余单元，所述第一取余单元和所述第二取余单元的除值不同，所述第一取余单元的第一取余值和所述第二取余单元的第二取余值分别作为所述校验信号至少一比特位的值。
[0010]另外，所述第一取余单元的除值为2，所述第二取余单元的除值为3。
[0011]另外，所述压缩模块还包括依次连接的第一异或运算单元、第二加法单元以及第三取余单元，所述第一异或运算单元用于接收所述多个单比特信号，且用于分别对n个单比
特信号中前2～n个信号进行异或运算，以获得n
‑
1个异或值，所述第二加法单元用于对所述n
‑
1个异或值进行加法运算，所述第三取余单元用于对加法运算的结果进行取余运算，所述第三取余单元的第三取余值作为所述校验信号至少一比特位的值；其中，n大于1。
[0012]另外，所述第三取余单元的除值为2。
[0013]另外，所述压缩模块还包括与所述第三取余单元并联的第四取余单元，所述第四取余单元的除值与所述第三取余单元的除值不同，所述第四取余单元的第四取余值作为所述校验信号至少一比特位的值。
[0014]另外，所述信号校验系统还包括：采样模块，用于对所述第二传输路径的输出信号进行采样，并将采样信号发送给所述比较模块。
[0015]另外，所述采样模块用于在所述存储器输入时钟的上升沿和/或下降沿进行采样。
[0016]另外，所述信号校验系统还包括：控制模块，所述控制模块连接于所述比较模块和所述存储控制器之间，用于接收所述比较模块输出的比较结果，以及用于在所述比较结果为不等时控制所述存储控制器重新发送所述待校验信号。
[0017]另外，所述待校验信号包括应用于所述存储器的命令和地址信号。
[0018]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0019]上述技术方案中，将待校验信号转换为多比特信号并通过单端口通道传输，采用单端口通道进行传输有利于降低校验信号的传输出错概率，从而保证比较模块通过第二传输路径接收的信号为正确的校验信号，进而提高信号校验结果的准确性；此外，比较模块位于存储器内，有利于使得待校验信号传输至比较模块的路径与传输至存储器其他功能模块的路径位置相近且距离相近，保证第一转换组件接收到的待校验信号与存储器接收到的待校验信号相同，进而使得比较模块的信号校验结果具备有效性。
[0020]另外，转换组件可压缩待校验信号的数据量，即使得校验信号相较于待校验信号具有更少的数据量，如此，有利于提高校验信号的传输速率，提升信号校验系统的运行效率。
附图说明
[0021]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
[0022]图1为本专利技术一实施例提供的信号校验系统的功能结构示意图；
[0023]图2为本专利技术另一实施例提供的信号校验系统的功能结构示意图。
具体实施方式
[0024]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本专利技术各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0025]图1为本专利技术一实施例提供的信号校验系统的功能结构示意图。
[0026]参考图1，信号校验系统包括：存储控制器10和存储器11，连接于存储控制器10和存储器11之间的第一传输路径121和第二传输路径122，存储控制器10通过第一传输路径
121发送待校验信号，以及通过第二传输路径122发送校验信号；其中，第二传输路径122为单端口通道，校验信号为多比特信号；转换组件，包括第一转换组件131和第二转换组件132，第一转换组件131与第一传输路径121输出端连接，第二转换组件132与第二传输路径122输入端连接，转换组件用于将待校验信号转换为校验信号；比较模块17，位于存储器11内，与第一转换组件131输出端连接，以及与第二传输路径122输出端连接，用于获取并比较第一转换组件131的输出信号和第二传输路径122的输出信号。
[0027]本实施例中，待校验信号包括多个单比特信号，第一传输路径121为多端口通道，每一端口用于发送一单比特信号；转换组件用于将多个单比特信号转换为一个多比特信号。在其他实施例中，待校验信号也可以是一个多比特信号，或者，至少一个单比特信号和至少一个多比特信号。
[0028]单比特信号在通过第一传输路径121进行传输时可能发生翻转，包括从0翻转为1，以及从1翻转为0，如此，可能导致第一传输路径121的输出信号与输入信号不同，即可能导致存储器11接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种信号校验系统，其特征在于，包括：存储控制器和存储器，连接于所述存储控制器和所述存储器之间的第一传输路径和第二传输路径，所述存储控制器通过所述第一传输路径发送待校验信号，以及通过所述第二传输路径发送校验信号；其中，所述第二传输路径为单端口通道，所述校验信号为多比特信号；转换组件，包括第一转换组件和第二转换组件，所述第一转换组件与所述第一传输路径输出端连接，所述第二转换组件与所述第二传输路径输入端连接，所述转换组件用于将所述待校验信号转换为所述校验信号；比较模块，位于所述存储器内，与所述第一转换组件输出端连接，以及与所述第二传输路径输出端连接，用于获取并比较所述第一转换组件的输出信号和所述第二传输路径的输出信号。2.根据权利要求1所述的信号校验系统，其特征在于，所述待校验信号包括多个单比特信号，所述第一传输路径为多端口通道，每一端口用于发送一单比特信号；所述转换组件用于将所述多个单比特信号转换为一个多比特信号。3.根据权利要求2所述的信号校验系统，其特征在于，所述转换组件包括压缩模块，用于将n个单比特信号转换为包含k个比特位的多比特信号，所述包含k个比特位的多比特信号作为所述校验信号；其中，n>k。4.根据权利要求3所述的信号校验系统，其特征在于，所述压缩模块包括第一加法单元和取余单元，所述取余单元与所述第一加法单元的输出端连接，所述第一加法单元用于接收所述多个单比特信号，且用于对所述多个单比特信号进行加法运算，所述取余单元用于对加法运算的结果进行取余运算，取余值作为所述校验信号至少一比特位的值。5.根据权利要求4所述的信号校验系统，其特征在于，所述取余单元包括并联的第一取余单元和第二取余单元，所述第一取余单元和所述第二取余单元的除值不同，所述第一取余单元的第一取余值和所述第二取余单元的第二取余值分别作为...

【专利技术属性】
技术研发人员：苏鹏洲，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：