静电防护电路制造技术

本发明专利技术提出一静电防护电路。该静电防护电路与一第一和一第二节点耦接，用以将一静电电流放电。该静电防护电路包含有形成于一基质上的一第一晶体管，该第一晶体管的栅极和一第一扩散层与该第一节点耦接，用以接收该静电电流，而一第二晶体管与该第一晶体管串接，且该第二晶体管的栅极耦接到该第二节点用以将该静电电流放电，其中该第一晶体管提供一Ｎ／Ｐ接面，该Ｎ／Ｐ接面靠近该第一晶体管的扩散层，用以将该静电电流引入一寄生晶体管，该寄生晶体管是寄生于该基质和该第二晶体管间。本发明专利技术所述静电防护电路，借由额外增加的晶体管来当作是金属硅化物隔绝层，以提供更大的电阻来保护静电防护电路，且不需额外的光罩。

【技术实现步骤摘要】

本专利技术为一有关于集成电路设计，特别是以金属硅化物制程改进静电防护电路的效能的方法。
技术介绍
在金属氧化物半导体晶体管(metal-oxide-semiconductor，MOS)中，栅极氧化层是最容易受到外力损害的部分。只要与稍高于供应电压的压源接触到，栅极氧化层即遭到破坏。目前集成电路常使用的供应电压为5伏特、3.3伏特或更低。而一般环境下的静电压可高达数千甚至数万伏特以上。即使静电压只会引起极小的电流，仍会对栅极氧化层造成破坏。因此，当静电荷产生的时候，在还没聚集成有破坏性的静电压前即将静电荷放电，变成了静电防护电路的重要课题。静电防护电路一般来说，加在集成电路的焊垫上(bond pad)。焊垫是集成电路与其它外界电路连接的地方，不管是供应电压、地线、或是所有的电子信号，都由焊垫进出该集成电路。故外加在焊垫上的电路必须让原来的集成电路运作保持不变。换句话说，防护电路必须跟原来内部电路确实隔离，以确保静电流不会流入集成电路内部。在操作一个集成电路时，供应电压会接到焊垫上的VCC垫位(pad)，而地线会接到VSS垫位，输入信号自某些垫位上流入集成电路内部，而集成电路产生的信本文档来自技高网...

【技术保护点】
一种静电防护电路，耦接到一第一和一第二节点，用以将一静电电流放电，该静电防护电路包含有：至少一薄氧化层晶体管，形成于一基质上，耦接到该第一节点用以接收该静电电流；及至少一厚氧化层晶体管串接在该薄氧化层晶体管上，该厚氧化层晶体 管的栅极耦接到该第二节点用以将该静电电流放电，其中该薄氧化层晶体管提供一Ｎ／Ｐ接面，该Ｎ／Ｐ接面靠近该薄氧化层晶体管其中一个扩散层区域，用以将该静电电流引入一寄生晶体管，该寄生晶体管是寄生于该基质和该厚氧化层晶体管间。

【技术特征摘要】
US 2004-9-30 10/956,3151.一种静电防护电路，耦接到一第一和一第二节点，用以将一静电电流放电，该静电防护电路包含有至少一薄氧化层晶体管，形成于一基质上，耦接到该第一节点用以接收该静电电流；及至少一厚氧化层晶体管串接在该薄氧化层晶体管上，该厚氧化层晶体管的栅极耦接到该第二节点用以将该静电电流放电，其中该薄氧化层晶体管提供一N/P接面，该N/P接面靠近该薄氧化层晶体管其中一个扩散层区域，用以将该静电电流引入一寄生晶体管，该寄生晶体管是寄生于该基质和该厚氧化层晶体管间。2.根据权利要求1所述的静电防护电路，其特征在于该薄氧化层晶体管有一轻掺杂漏极和一袋型区域耦接，以提供一N+/P-接面。3.根据权利要求1所述的静电防护电路，其特征在于该厚氧化层晶体管有一轻掺杂漏极和一袋型区域耦接，以提供一N-/P-接面。4.根据权利要求1所述的静电防护电路，其特征在于该薄氧化层晶体管的栅极为浮接。5.根据权利要求1所述的静电防护电路，其特征在于更包含有至少一电阻隔开物置于该厚氧化层晶体管和该薄氧化层晶体管之间，用以提供一金属硅化物隔绝层。6.根据权利要求5所述的静电防护电路，其特征在于该电阻隔开物是一隔开用的厚氧化层晶体管，与该厚氧化层晶体管和该薄氧化层晶体管耦接，且置于该厚氧化层...

【专利技术属性】
技术研发人员：黄绍璋，朱育宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]