多层衬底上的半导体晶体管制造技术

本发明专利技术涉及多层衬底上的半导体晶体管。提供了一种半导体器件，其包括多层衬底、第一掺杂区、第二掺杂区以及栅极结构。该多层衬底具有位于隔离层之上的器件层，并且器件层包括具有第一衬底厚度的第一区域和具有小于第一衬底厚度的第二衬底厚度的第二区域。第一掺杂区位于第一区域中并且第二掺杂区位于第二区域中。栅极结构位于第一掺杂区和第二掺杂区之间。间。间。

【技术实现步骤摘要】
多层衬底上的半导体晶体管


[0001]所公开的主题一般地涉及半导体器件，更具体地涉及多层衬底上的半导体晶体管及其形成方法。

技术介绍

[0002]在现代社会中，电的广泛使用实现了半导体器件在电子电路中的各种应用。具体而言，晶体管是常见类型的半导体有源器件，经常被用作放大器和开关。晶体管可用于不同的应用，例如低频或高频应用，以及低、中或高功率应用。
[0003]寄生分量(例如寄生电感、电容、电导和电阻)的存在可进行组合而衰减和降低这些晶体管的器件性能。对于特定应用，确保寄生分量保持在低水平或至少保持在可接受的水平是至关重要的。
[0004]减少寄生分量的可能解决方案之一是在绝缘体上硅衬底上制造晶体管。绝缘体上硅衬底能够降低晶体管与体(bulk)半导体衬底之间的寄生相互作用，从而实现了与形成于体半导体衬底上的晶体管相比改善的器件性能。
[0005]随着半导体工业的不断发展，需要为半导体晶体管及其形成方法提供进一步的器件性能改进。

技术实现思路

[0006]为了实现本公开的上述以及其他方面，提供了多层衬底上的半导体晶体管及其形成方法。
[0007]根据本公开的一方面，提供了一种半导体器件，其包括多层衬底、第一掺杂区、第二掺杂区以及栅极结构。所述多层衬底具有位于隔离层之上的器件层，并且所述器件层包括具有第一衬底厚度的第一区域和具有小于所述第一衬底厚度的第二衬底厚度的第二区域。所述第一掺杂区位于所述第一区域中，并且所述第二掺杂区位于所述第二区域中。所述栅极结构位于所述第一掺杂区和所述第二掺杂区之间。
[0008]根据本公开的另一方面，提供了一种半导体器件，其包括多层衬底、栅极结构、第一掺杂区和第二掺杂区。所述多层衬底具有位于隔离层之上的器件层，并且所述栅极结构位于所述器件层之上。所述第一掺杂区和所述第二掺杂区位于所述器件层中，邻近所述栅极结构并位于所述栅极结构的相反两侧。所述第一掺杂区的底表面高于所述第二掺杂区的底表面。
[0009]根据本公开的又一方面，提供了一种形成半导体器件的方法，其包括：设置具有位于隔离层之上的器件层的多层衬底；以及在所述器件层的具有第一衬底厚度的第一区域之上形成栅极结构。邻近所述栅极结构形成所述器件层的具有第二衬底厚度的第二区域，使得所述第二衬底厚度小于所述第一衬底厚度。
附图说明
[0010]通过结合附图进行的以下详细描述，将更好地理解本公开的实施例：
[0011]图1是根据本公开的实施例的半导体器件的截面图。
[0012]图2A至图7C是根据本公开的实施例的半导体器件的截面图，示例出了在同一半导体器件上集成三种不同类型的有源器件的方法。
[0013]图8是根据本公开的实施例的具有三种不同类型的有源器件的半导体器件的截面图。
[0014]为了图示的简单和清楚，附图示例了一般的构造方式，并且可以省略公知的特征和技术的特定描述和细节，以避免不必要地模糊对所描述的器件的实施例的讨论。
[0015]另外，附图中的元素不一定按比例绘制。例如，附图中的一些元素的尺寸可能相对于其他元素被放大，以帮助提高对器件的实施例的理解。不同附图中的相同参考标号表示相同的元素，而相似的参考标号可以但不一定表示相似的元素。
具体实施方式
[0016]本公开涉及多层衬底上的半导体晶体管及其形成方法。
[0017]通常，可以使用多层衬底代替体半导体衬底以提高在其上形成的有源器件的器件性能。多层衬底可以包括布置在薄半导体器件层和体衬底之间的绝缘体层。已知的多层衬底可以包括绝缘体上硅衬底、绝缘体上锗衬底或蓝宝石上硅衬底。
[0018]有源器件与体衬底之间的电相互作用可导致有害的寄生效应。通过提供与体衬底的电隔离，多层衬底的绝缘体层有利地减少了这些电相互作用，特别是寄生电容。
[0019]现在结合附图详细描述本公开的各种实施例。应当注意，相似和对应的元素使用相同的参考标号来表示。在此公开的实施例是示例性的，并不旨在是穷举的或限于本公开。某些结构可以常规地制造，例如使用已知的工艺和技术制造，并且可以使用具体地公开的工艺和方法来实现本公开的各个方面。
[0020]图1是根据本公开的实施例的半导体器件100的截面图。半导体器件100可以是半导体集成电路(IC)器件的一部分。半导体器件100可以位于包括多个晶体管的器件区中。在本公开的该实施例中，半导体器件100可以包括扩展漏极金属氧化物半导体场效应(EDMOS)晶体管的对。
[0021]半导体器件100可以形成在多层衬底102上。多层衬底102可以包括绝缘体层104和形成在绝缘体层104之上的半导体器件层106。绝缘体层104可以包括电绝缘材料，例如但不限于二氧化硅或蓝宝石。可将本领域已知的其他电绝缘材料设想为适用于本公开的所有实施例。器件层106可用作电流的通道，并且可以包括半导体材料，例如但不限于硅或锗。可将本领域已知的其他半导体材料设想为适用于本公开的所有实施例。
[0022]可以在器件层106中形成腔108，从而形成器件层中的不同区域；不位于腔下方的第一区域和位于腔108下方的第二区域。腔108不延伸穿过器件层106。第一区域具有第一上表面和第一衬底厚度S1，第二区域具有第二上表面和第二衬底厚度S2。第一衬底厚度S1大于第二衬底厚度S2，使得第一区域的第一上表面位于第二区域的第二上表面上方。腔108可具有距器件层106的第一区域的第一上表面的腔深度C。
[0023]可以在器件层106的第一区域之上形成栅极结构110，并且每个栅极结构110可以
包括多个元素，例如但不限于布置在栅极电介质层之上的栅电极；未示出这些元素以免模糊本公开。可以在栅极结构110的侧壁上形成栅极间隔物(spacer)112。栅极间隔物112可以包括电介质材料，例如但不限于氧化硅、氮化硅等。栅极间隔物112可用于隔离栅极结构110与相邻的导电特征。如图1所示，腔108可以布置在栅极结构110的对之间。
[0024]可以在器件层106中的栅极结构110的相反两侧上形成多个掺杂区114、116。具体地，可以在器件层的第一区域中形成源极区114，在器件层106的第二区域中形成漏极区116。虽然源极区和漏极区114、116被示例为具有相同形式，但是应当理解，源极区和漏极区的形式可根据半导体器件100的技术节点和设计要求而变化。漏极区116可以是栅结构110的对之间的共享漏极区，如图1所示。
[0025]在本公开的实施例中，可以在器件层106的第一区域中形成源极区114，在器件层106的第二区域中形成漏极区116。漏极区116的下表面可以位于源极区114的下表面下方。对于EDMOS晶体管的示例性实施例，漏极区116被形成为距栅极结构110比源极区114距栅极结构110更远。
[0026]半导体器件100还可以包括位于器件层106中的多个掺杂阱118、120。多个掺杂阱118、120可以包括第一掺杂阱118和第二掺杂阱120。第一掺杂阱118本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多层衬底，其具有位于隔离层之上的器件层，所述器件层包括具有第一衬底厚度的第一区域和具有小于所述第一衬底厚度的第二衬底厚度的第二区域；第一掺杂区，其位于所述第一区域中；第二掺杂区，其位于所述第二区域中；以及栅极结构，其位于所述第一掺杂区和所述第二掺杂区之间。2.根据权利要求1所述的半导体器件，还包括位于所述器件层之上的电介质层，所述电介质层在所述器件层的所述第一区域之上具有第一电介质厚度并且在所述第二区域之上具有第二电介质厚度，其中所述第一电介质厚度小于所述第二电介质厚度。3.根据权利要求1所述的半导体器件，还包括位于所述第一掺杂区之上的第一接触和位于所述第二掺杂区之上的第二接触，所述第一接触的高度小于所述第二接触的高度。4.根据权利要求1所述的半导体器件，其中所述栅极结构位于所述器件层的所述第一区域之上。5.根据权利要求1所述的半导体器件，其中所述第二掺杂区是所述半导体器件的漏极区。6.根据权利要求1所述的半导体器件，其中所述第二掺杂区被定位为距所述栅极结构比所述第一掺杂区距所述栅极结构更远。7.根据权利要求6所述的半导体器件，其中所述半导体器件是扩展漏极金属氧化物半导体晶体管。8.根据权利要求1所述的半导体器件，还包括绝缘层，所述绝缘层与所述栅极结构的上表面部分地重叠并且朝着所述器件层的所述第二区域延伸。9.一种半导体器件，包括：多层衬底，其具有位于隔离层之上的器件层；栅极结构，其位于所述器件层之上；以及第一掺杂区和第二掺杂区，其位于所述器件层中，所述第一掺杂区和所述第二掺杂区邻近所述栅极结构并位于所述栅极结构的相反两侧，其中所述第一掺杂区的底表面位于所述第二掺杂区的底表面上方。10.根据权利要求9所...

【专利技术属性】
技术研发人员：文凤雄，
申请(专利权)人：格芯新加坡私人有限公司，
类型：发明
国别省市：