具有台阶式多堆叠晶体管结构的半导体装置制造方法及图纸

提供了一种具有台阶式多堆叠晶体管结构的半导体装置。该半导体装置包括：基底；第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一源区/漏区和第二源区/漏区；以及第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片层的第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/漏区，其中，第一沟道组具有比第二沟道组的宽度大的宽度，其中，第一纳米片层的数量比第二纳米片层的数量小，并且其中，第一纳米片层的有效沟道宽度的总和基本上等于第二纳米片层的有效沟道宽度的总和。有效沟道宽度的总和。有效沟道宽度的总和。

【技术实现步骤摘要】
具有台阶式多堆叠晶体管结构的半导体装置
[0001]本申请基于并要求于2020年10月2日在美国专利商标局提交的第 63/086,781号美国临时申请和于2021年1月11日在美国专利商标局提交的 第17/146,136号美国非临时申请的优先权，该美国临时申请和该美国非临时 申请的公开内容通过引用全部包含于此。


[0002]与专利技术构思的示例实施例一致的设备和方法涉及一种半导体装置，并且 更具体地，涉及一种具有台阶结构的多堆叠晶体管。

技术介绍

[0003]为了提高半导体装置的性能和小型化，引入了鳍式场效应晶体管 (finFET)，在鳍式场效应晶体管(finFET)中，沟道结构从基底突出以形成 细长鳍形沟道区，并且栅极结构悬垂在鳍之上以围绕沟道区的上表面和两个 侧表面。然而，finFET具有限制流过细长鳍形沟道区的电流量的小的有效沟 道宽度(W
eff
)的问题。此外，存在通过细长鳍形沟道区的接触由硅(Si)形 成的基底的底表面而发生电流泄漏，从而进一步限制finFET的性能。
[0004]为了解决finFET沟道结构的以上问题，已经引入了纳米片。纳米片具有 各种不同的名称，诸如多桥接沟道FET(MBCFET)、纳米束、纳米带、叠加 沟道器件等。
[0005]图1示出了相关领域的用于半导体装置的纳米片结构。图1中示出的纳 米片结构100包括在D3方向上以叠置方式竖直地堆叠在基底105上方的多 个纳米片沟道层110。此后，术语“纳米片沟道层”被称为“纳米片层”。用 作晶体管的通过纳米片结构100形成的沟道的纳米片层110完全被栅极结构 115围绕，除了在它们的形成在栅极结构115的将生长源区/漏区以完成作为 单个纳米片晶体管(诸如金属
‑
氧化物
‑
半导体FET((MOSFET))的纳米片结 构100的两个相对侧处的开口端处。即，与常规平面FET或finFET不同，图 1的纳米片结构使在源区/漏区之间具有多个沟道的单个晶体管成为可能。在 图1中，有意地从纳米片结构100中省略源区/漏区，仅为了示出纳米片层110 如何采取在作为纳米片结构100的沟道长度方向的D2方向上分别穿透栅极 结构115的形式。
[0006]基底105可以是半导体(例如，Si)的体基底，纳米片层110也可以由 Si形成，并且栅极结构115可以由导体金属和栅极电介质层形成。导体金属 可以是钨(W)或铝(Al)，并且电介质可以包括氧化硅(SiO)或金属硅酸 盐，用于与纳米片层110电绝缘。
[0007]多个纳米片层110均可以在D1方向上具有相同的宽度，并且在与D1方 向垂直的D2方向上具有相同的长度。已知纳米片层110提供由其形成的不仅 具有增大的装置密度增益而且具有增大的W
eff
的半导体装置，以允许较大量 的电流流过源区/漏区之间的多个纳米片层110。
[0008]然而，即使晶体管由像纳米片层110的多个沟道层形成，用于减小单个 晶体管的尺寸的技术也是有限的。
[0009]本
技术介绍
部分中公开的信息在实现本申请的实施例之前已经是专利技术人 已知的，或者是在实现实施例的工艺中获取的技术信息。因此，它可能包含 不形成公众已知的
现有技术的信息。

技术实现思路

[0010]专利技术构思提供了一种具有台阶式纳米片结构的半导体装置，该台阶式纳 米片结构在纳米片层之间具有不同的沟道区宽度。
[0011]根据实施例，提供了一种半导体装置，该半导体装置可以包括：基底； 第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟 道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一 源区/漏区和第二源区/漏区；第二晶体管，在竖直方向上形成在第一晶体管上 方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片层的 第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/漏区； 以及源极/漏极接触结构，通过第四源区/漏区不与第二源区/漏区竖直地叠置 的空间连接到第二源区/漏区，其中，第二源区/漏区具有比第四源区/漏区的 宽度大的宽度，使得第四源区/漏区仅与第二源区/漏区的一部分竖直地叠置。
[0012]根据实施例，提供了一种半导体装置，该半导体装置可以包括：基底； 第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟 道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一 源区/漏区和第二源区/漏区；以及第二晶体管，在竖直方向上形成在第一晶体 管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片 层的第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/ 漏区，其中，第一沟道组具有比第二沟道组的宽度大的宽度，其中，第一纳 米片层的数量比第二纳米片层的数量小，并且其中，第一纳米片层的有效沟 道宽度的总和基本上等于第二纳米片层的有效沟道宽度的总和。
[0013]根据实施例，提供了一种半导体装置，该半导体装置可以包括：基底； 第一晶体管，形成在基底上方，第一晶体管包括至少两个第一沟道层以及第 一源区/漏区和第二源区/漏区；第二晶体管，在竖直方向上堆叠在第一晶体管 上方，第二晶体管包括至少两个第二沟道层以及第三源区/漏区和第四源区/ 漏区；以及源极/漏极接触结构，通过第四源区/漏区在竖直方向上不与第二源 区/漏区叠置的空间连接到第二源区/漏区，其中，第二源区/漏区在竖直方向 上与第四源区/漏区部分地叠置，其中，所述至少两个第一沟道层中的至少一 个第一沟道层在竖直方向上与所述至少两个第二沟道层中的任一第二沟道层 部分地叠置。
[0014]根据以上实施例的所公开的半导体装置的结构特性可以使得能够至少获 得用于包括在半导体装置中的源极/漏极接触结构与晶体管的源区/漏区的直 接和笔直连接的较多空间。
附图说明
[0015]根据下面结合附图的详细描述，将更清楚地理解专利技术构思的示例实施例， 在附图中：
[0016]图1示出了相关领域的用于半导体装置的纳米片结构；
[0017]图2A示出了根据实施例的多堆叠纳米片结构；
[0018]图2B示出了根据实施例的由图2A的多堆叠纳米片结构构建的半导体装 置；
[0019]图3A示出了根据实施例的包括多堆叠纳米片结构的半导体装置的分解 透视图；
[0020]图3B示出了根据实施例的沿着图3A中的线I
‑
I'截取的半导体装置的剖 视图；
[0021]图3C示出了根据实施例的沿着图3A中的线II
‑
II'截取的半导体装置的剖 视图；
[0022]图3D示出了根据实施例的沿着图3A中的线III
‑
III'截取的半导体装置的 剖视图；
[0023]图3E示出了根据实施例的沿着图3A中的线IV
‑
IV'截取的半导体装置的 剖视图；
[0024]图3F是形成图3A中示出的半导体装置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：基底；第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕所述多个第一纳米片层的第一栅极结构以及位于第一沟道组的两端处的第一源区/漏区和第二源区/漏区；第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕所述多个第二纳米片层的第二栅极结构以及位于第二沟道组的两端处的第三源区/漏区和第四源区/漏区；以及源极/漏极接触结构，通过第四源区/漏区不与第二源区/漏区竖直地叠置的空间连接到第二源区/漏区，其中，第二源区/漏区具有比第四源区/漏区的宽度大的宽度，使得第四源区/漏区仅与第二源区/漏区的一部分竖直地叠置。2.根据权利要求1所述的半导体装置，其中，源极/漏极接触结构横向接触第四源区/漏区的侧表面并且接触第二源区/漏区的顶表面。3.根据权利要求1所述的半导体装置，其中，所述多个第一纳米片层具有比所述多个第二纳米片层的宽度大的宽度，并且其中，第二沟道组仅与第一沟道组的一部分竖直地叠置。4.根据权利要求2或3所述的半导体装置，其中，所述多个第一纳米片层的有效沟道宽度的总和等于所述多个第二纳米片层的有效沟道宽度的总和。5.根据权利要求4所述的半导体装置，其中，第一源区/漏区具有比第三源区/漏区的宽度大的宽度。6.根据权利要求1或2所述的半导体装置，其中，所述多个第二纳米片层之中具有最大宽度的第二纳米片层的宽度比所述多个第一纳米片层之中具有最小宽度的第一纳米片层的宽度小。7.根据权利要求6所述的半导体装置，其中，所述多个第二纳米片层的数量比所述多个第一纳米片层的数量大。8.根据权利要求7所述的半导体装置，所述半导体装置还包括：栅极接触结构，连接到至少第二栅极结构；第一源极/漏极接触结构，连接到第一源区/漏区；以及第三源极/漏极接触结构，连接到第三源区/漏区，其中，通过第四源区/漏区不与第二源区/漏区竖直地叠置的空间连接到第二源区/漏区的源极/漏极接触结构是第二源极/漏极接触结构，其中，第二源极/漏极接触结构横向接触第四源区/漏区的侧表面并且接触第二源区/漏区的顶表面。9.根据权利要求8所述的半导体装置，所述半导体装置还包括：第一金属图案、第二金属图案、第三金属图案和第四金属图案，形成在第二晶体管上方，其中，第一金属图案连接到第一源极/漏极接触结构，用于提供正电源电压和负电源电压中的一者，其中，第二金属图案连接到第二源极/漏极接触结构，其中，第三金属图案连接到栅极接触结构，并且
其中，第四金属图案连接到第三源极/漏极接触结构，用于提供正电源电压和负电源电压中的另一者。10.根据权利要求9所述的半导体装置，所述半导体装置还包括：第五金属图案，形成在第二晶体管上方，并且设置在第三金属图案与第四金属图案之间。11.根据权利要求8所述的半导体装置，所述半导体装置还包括：第一金属图案，掩埋在基底中；以及第二金属图案、第三金属图案和第四金属图案，形成在第二晶体管上方，其中，第一金属图案连接到第一源极/漏极接触结构，用于提供正电源电压和负电源电压中的一者，其中，第二金属图案连接到第二源极/漏极接触结构，其中，第三金属图案连接到栅极接触结构，并且其中，第四金属图案连接到第三源极/漏极接触结构，用于提供正电源电压和负电源电压中的另一者。12.根据权利要求11所述的半导体装置，其中，第一晶体管和第二晶体管形成在沟道宽度方向上具有两个金属间距的尺寸的反相器。13.一种半导体装置，所述半导体装置包括：基底；第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕所述多个第一纳米片层的第一栅极结构以及位于第一沟道组的两端处的第一源区/漏区和第二源区/漏区；以及第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多...

【专利技术属性】
技术研发人员：洪炳鹤，全辉璨，黄寅灿，徐康一，宋昇炫，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：