芯片及其制作方法技术

本申请公开了芯片及其制作方法，所述芯片包括依次堆叠设置的硅片、外延层和势垒层，所述硅片的其中一面上设有沟槽，所述外延层和势垒层设置在所述硅片中设有沟槽的一面上，且覆盖所述沟槽；所述势垒层、势垒层正下方的外延层形成势垒区。本申请通过在硅片的表面设置沟槽，使得势垒区的面积增大，进而使得势垒区可以承受的电流密度增加，导致芯片的正向压降降低，这样在相同的芯片尺寸下，本申请由于正向压降较低就有了明显的优势，使得产品竞争力得到了提高。到了提高。到了提高。

【技术实现步骤摘要】
芯片及其制作方法


[0001]本申请涉及半导体集成电路制造工艺，尤其涉及芯片及其制作方法。

技术介绍

[0002]随着信息社会的快速发展，作为信息产业的最基础的半导体器件也相应地朝着高性能、低成本方向发展，使得其中半导体二极管的市场规模、电性能大幅度提升。无论市场需求，还是器件制造商都迫切期待新的二极管芯片工艺的出现，以满足低成本、高性能的需要。
[0003]将芯片面积小型化是一种发展趋势，目前已经将芯片的尺寸做到了0.28*0.28mm；但是将芯片小型化后必然牺牲电流特性，使得芯片在单位面积内的电流能力降低，导致芯片内的正向压降提高。

技术实现思路

[0004]本申请的目的是提供芯片及其制作方法，以降低芯片内的正向压降。
[0005]本申请公开了一种芯片，包括硅片、外延层和势垒层，所述硅片的其中一面上设有沟槽，所述外延层设置在所述硅片中设有沟槽的一面上，且覆盖所述沟槽；所述势垒层设置在所述外延层上，且覆盖所述沟槽；所述势垒层、势垒层正下方的外延层形成势垒区。
[0006]可选的，所述沟槽的数量为多个，多个所述沟槽阵列排布。
[0007]可选的，所述沟槽的形状为六边型、正方形、长方形、圆形中的一种或多种。
[0008]可选的，所述沟槽的宽度与相邻两个所述沟槽之间的间距相等。
[0009]可选的，所述外延层的顶部平齐。
[0010]可选的，所述沟槽的深度为1
‑
5um。
[0011]本申请还公开了一种上述芯片的制作方法，包括步骤：
[0012]在硅片上形成蚀刻阻挡层；
[0013]对所述蚀刻阻挡层进行蚀刻，形成蚀刻阻挡层图案；
[0014]在所述蚀刻阻挡层图案露出的硅片表面进行蚀刻，以在所述露出的硅片表面形成沟槽；以及
[0015]在所述硅片中设有沟槽的一面上，依次形成覆盖所述沟槽的外延层和势垒层。
[0016]可选的，所述在蚀刻阻挡层图案露出的硅片表面进行蚀刻，以在所述露出的硅片表面形成沟槽，还包括蚀刻掉全部所述蚀刻阻挡层图案的步骤。
[0017]可选的，所述在硅片上形成蚀刻阻挡层，具体包括：
[0018]分别将高纯单晶硅片的其中一面和低纯单晶硅片的其中一面进行抛光处理；
[0019]将所述高纯单晶硅片的抛光面与所述低纯单晶硅片的抛光面进行键合，以形成键合硅片；
[0020]将所述键合硅片的高纯单晶硅片面进行抛光处理；以及
[0021]在抛光处理后的所述高纯单晶硅片面上形成所述蚀刻阻挡层。
[0022]可选的，所述蚀刻阻挡层包括氧化硅薄膜。
[0023]本申请通过在芯片中硅片的表面设置沟槽，使得芯片中后续设置在硅片上的外延层会有部分沉积在沟槽中，使得外延层的底部面积增大，进而增大了整个势垒区的面积，相对于目前不在外延层背面设置挖槽的方案来说，本申请中的势垒区的面积增大，进而使得势垒区可以承受的电流密度增加，导致芯片的正向压降降低，这样在相同的芯片尺寸下，本申请由于正向压降较低，就有了明显的优势，使得产品竞争力得到了提高。
附图说明
[0024]所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0025]图1是本申请一实施例提供的一种芯片的示意图；
[0026]图2是本申请一实施例提供的一种硅片上沟槽深度与外延层厚度关系的示意图；
[0027]图3是本申请一实施例提供的芯片中的硅片示意图
[0028]图4是本申请一实施例提供的一种硅片中沟槽排列的示意图；
[0029]图5是本申请一实施例提供的一种沟槽的平面示意图；
[0030]图6是本申请一实施例提供的一种芯片制作方法的流程图；
[0031]图7是本申请一实施例提供的一种硅片的键合阻值与硅片表面粗糙度之间关系的示意图；
[0032]图8是本申请一实施例提供的一种硅片表面片抛光深度与硅片表面缺陷分布的示意图；
[0033]图9是本申请一实施例提供的一种硅片的键合阻值与加热时间之间关系的示意图。
[0034]其中，100、芯片；200、硅片；210、低纯单晶硅片；220、高纯单晶硅片；230、外延层；240、势垒层；250、沟槽；260势垒区。
具体实施方式
[0035]需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本申请可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。
[0036]在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。由此，除非另有说明，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征；“多个”的含义是两个或两个以上。术语“包括”及其任何变形，意为不排他的包含，可能存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
[0037]另外，“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本申请的简化描述，而不是指示所指的装置或元件必须具有特定的方位、
以特定的方位构造和操作，因此不能理解为对本申请的限制。
[0038]此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
[0039]下面参考附图和可选的实施例对本申请作详细说明。
[0040]如图1所示，是一种芯片的示意图，作为本申请的一实施例，公开了一种芯片100，所述芯片100包括硅片200，以及设置在所述硅片200上的外延层230、势垒层240和其它功能器件，所述硅片200的其中一面上设置有沟槽250，所述外延层230设置在所述硅片200中设有沟槽250的一面上，且覆盖所述沟槽250；所述势垒层240设置在所述外延层230上，且覆盖所述沟槽250；所述势垒层240、势垒层240正下方的外延层230形成势垒区260。本申请通过在硅片200的一面上设置沟槽250，即在外延层230背面设置沟槽250，使得势垒层240形成后，整个势垒区260的面积增大，进而使得势垒层240可以承受的电流密度增加，由公式P＝I2R可知功率也会变大，从而提高芯片100的性能；另外由公式U＝2VT本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片，其特征在于，包括：硅片，所述硅片的其中一面上设有沟槽；外延层，设置在所述硅片中设有沟槽的一面上，且覆盖所述沟槽；以及势垒层，设置在所述外延层上，且覆盖所述沟槽；其中，所述势垒层、势垒层正下方的外延层形成势垒区。2.如权利要求1所述的芯片，其特征在于，所述沟槽的数量为多个，多个所述沟槽阵列排布。3.如权利要求2所述的芯片，其特征在于，所述沟槽的形状为六边型、正方形、长方形、圆形中的一种或多种。4.如权利要求2所述的芯片，其特征在于，所述沟槽的宽度与相邻两个所述沟槽之间的间距相等。5.如权利要求1所述的芯片，其特征在于，所述外延层的顶部平齐。6.如权利要求1至5任意一项所述的芯片，其特征在于，所述沟槽的深度为1
‑
5um。7.一种如权利要求1至6任意一项所述芯片的制作方法，其特征在于，包括：在硅片上形成蚀刻阻挡层；对所述蚀刻阻挡层进行蚀...

【专利技术属性】
技术研发人员：史仁先，王国峰，
申请(专利权)人：青岛惠芯微电子有限公司北海惠科半导体科技有限公司，
类型：发明
国别省市：