PIP电容结构及其制作方法、半导体器件技术

本发明专利技术提供一种PIP电容结构及其制作方法、半导体器件，PIP电容结构包括：衬底；形成在所述衬底上的隧穿氧化层；形成在所述隧穿氧化层上的浮栅层；形成在所述浮栅层上的介质层；形成在所述介质层上的控制栅层，所述介质层及所述控制栅层上具有至少一开窗，部分所述浮栅层从所述开窗内裸露出来；及至少一个高度调整结构；所述高度调整结构贯穿所述浮栅层、所述隧穿氧化层及部分所述衬底。本申请提供的PIP电容结构及其制作方法、半导体器件能够提高PIP电容结构的耐击穿能力及使用寿命。PIP电容结构的耐击穿能力及使用寿命。PIP电容结构的耐击穿能力及使用寿命。

【技术实现步骤摘要】
PIP电容结构及其制作方法、半导体器件


[0001]本专利技术涉及半导体制造
，尤其涉及一种PIP电容结构及其制作方法、半导体器件。

技术介绍

[0002]电容在集成电路中具有广泛应用，电容可以起到耦合、滤波以及补偿等多种作用，在芯片中可通过电荷泵电路将电容的较低电压提升至高电压，以达到产品的电性需要。而PIP(Poly
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Insulator
‑
Poly)电容结构是一种常用的电容结构，被用于各种芯片中。一般而言，PIP电容结构可以由浮栅晶体管的堆叠栅结构制作而成。堆叠栅结构包括隧穿氧化层、形成在隧穿氧化层上的浮栅层、形成在浮栅层上的介质层及形成在介质层上的控制栅层。PIP电容结构的堆叠栅结构上形成有开窗，部分浮栅层从开窗内裸露出来，从开窗内裸露出来的浮栅层上形成有接触层，PIP电容结构的接触层一般由金属硅化物(掺杂有Co元素等)构成，PIP电容结构通过与接触层连接的接触结构(contact)将浮栅层引出。一般会对PIP电容结构进行时间相关的介电击穿(Time Dependent Dielectric Breakdown，TDDB)测试，以计算PIP电容结构的耐击穿电压，当TDDB测试成功，则PIP电容结构具有较好的耐击穿能力，相应地，PIP电容结构具有较长的使用寿命。然而，当浮栅层比较薄时，接触层中的Co容易扩散到隧穿氧化层的界面，造成TDDB测试失败，相应地，PIP电容结构的耐击穿能力较弱，使用寿命也不长。

技术实现思路

[0003]因此，本专利技术提供一种具有较好的耐击穿能力且使用寿命较长的PIP电容结构及其制作方法。
[0004]本专利技术提供一种包括所述PIP电容结构的半导体器件。
[0005]为解决上述问题，本专利技术提供的技术方案如下：
[0006]一种PIP电容结构，包括：
[0007]衬底；
[0008]形成在所述衬底上的隧穿氧化层；
[0009]形成在所述隧穿氧化层上的浮栅层；
[0010]形成在所述浮栅层上的介质层；
[0011]形成在所述介质层上的控制栅层；所述介质层及所述控制栅层上具有至少一开窗，部分所述浮栅层从所述开窗内裸露出来；及
[0012]至少一个高度调整结构；所述高度调整结构贯穿所述浮栅层、所述隧穿氧化层及部分所述衬底。
[0013]在本申请一可选实施例中，所述高度调整结构的研磨速率小于所述浮栅层的研磨速率。
[0014]在本申请一可选实施例中，所述高度调整结构的材料为氧化硅。
[0015]在本申请一可选实施例中，所述高度调整结构位于所述开窗的至少一侧。
[0016]在本申请一可选实施例中，所述PIP电容结构包括多个所述高度调整结构，多个所述高度调整结构呈行及/或列排布在所述开窗周围。
[0017]在本申请一可选实施例中，所述开窗数量≥2个，且所述开窗对称设置。在本申请一可选实施例中，所述浮栅层的高度大于
[0018]在本申请一可选实施例中，所述高度调整结构的特征尺寸为
[0019]在本申请一可选实施例中，所述衬底包括中心区域和外围区域，所述PIP电容结构位于所述衬底的外围区域。
[0020]在本申请一可选实施例中，所述PIP电容结构还包括：
[0021]形成在所述衬底上的第一掺杂区、第二掺杂区及第三掺杂区；所述第一掺杂区及所述第二掺杂区分别为PIP电容结构的源区和漏区，所述第三掺杂区为所述衬底的引出区；
[0022]第一接触结构；所述第一接触结构的一端与所述浮栅层电连接，另一端用于输入电压；
[0023]第二接触结构；所述第二接触结构的一端与所述控制栅层电连接，另一端接地；
[0024]第三接触结构；所述第三接触结构的一端与所述第一掺杂区和/或第二掺杂区电连接，另一端接地；
[0025]第四接触结构；所述第四接触结构的一端与所述第三掺杂区电连接，另一端接地；及
[0026]层间介质层，形成在所述衬底上且包覆所述控制栅层；所述第一接触结构、所述第二接触结构、所述第三接触结构及所述第四接触结构的远离所述衬底的一端分别从所述层间介质层裸露出来。
[0027]本申请还提供一种半导体器件，包括至少一个如上所述的PIP电容结构。
[0028]在本申请一可选实施例中，所述半导体器件还包括外围电路及浮栅存储器；所述半导体器件的所述衬底还包括中心区域及外围区域，所述外围电路位于所述衬底的外围区域，所述浮栅存储器位于所述衬底的中心区域；所述PIP电容结构位于所述衬底的外围区域内。
[0029]在本申请一可选实施例中，所述半导体器件还包括至少一隔离结构，所述隔离结构位于所述PIP电容结构的至少一侧。
[0030]在本申请一可选实施例中，所述隔离结构的特征尺寸大于或等于所述高度调整结构的特征尺寸。
[0031]本申请还提供一种PIP电容结构的制作方法，包括步骤：
[0032]提供一衬底；
[0033]在所述衬底上形成高度调整结构；
[0034]在所述衬底上依次沉积隧穿氧化层材料和浮栅材料，以形成初始隧穿氧化层及第一初始浮栅层，所述第一初始浮栅层覆盖所述高度调整结构；及
[0035]以所述高度调整结构为研磨停止层，平坦化所述第一初始浮栅层，以得到第二初始浮栅层；
[0036]在所述第二初始浮栅层上依次沉积初始介质层和初始控制栅层，以得到包括所述初始隧穿氧化层、所述第二初始浮栅层、所述初始介质层及所述初始控制栅层的初始堆叠
栅结构；
[0037]图案化所述初始堆叠栅结构，以得到包括控制栅层、介质层、浮栅层及隧穿氧化层的堆叠栅结构；及
[0038]在所述介质层及所述控制栅层上开设至少一开窗，部分所述浮栅层从所述开窗内裸露出来；所述高度调整结构位于所述开窗的至少一侧。
[0039]在本申请一可选实施例中，所述高度调整结构的研磨速率小于所述浮栅层的研磨速率。
[0040]在本申请一可选实施例中，
[0041]所述高度调整结构的制作方法，包括：
[0042]在所述衬底上形成一牺牲层；
[0043]图案化所述牺牲层及所述衬底，以形成贯穿所述牺牲层及贯穿部分所述衬底的第一沟槽；
[0044]在所述第一沟槽内填充第一材料，以形成高度调整结构；及
[0045]去除所述牺牲层。
[0046]本专利技术提供的PIP电容结构及其制作方法、半导体器件，形成至少一个高度调整结构，从而在平坦化PIP电容的浮栅层时，可以以高度调整结构的远离衬底的一端作为研磨停止面，可以减少浮栅层的厚度损失，以提高PIP电容结构的耐击穿能力和所述PIP电容结构的使用寿命。
附图说明
[0047]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PIP电容结构，其特征在于，包括：衬底；形成在所述衬底上的隧穿氧化层；形成在所述隧穿氧化层上的浮栅层；形成在所述浮栅层上的介质层；形成在所述介质层上的控制栅层；所述介质层及所述控制栅层上具有至少一开窗，部分所述浮栅层从所述开窗内裸露出来；及至少一个高度调整结构；所述高度调整结构贯穿所述浮栅层、所述隧穿氧化层及部分所述衬底。2.如权利要求1所述的PIP电容结构，其特征在于，所述高度调整结构的研磨速率小于所述浮栅层的研磨速率。3.如权利要求1所述的PIP电容结构，其特征在于，所述高度调整结构的材料为氧化硅。4.如权利要求1所述的PIP电容结构，其特征在于，所述高度调整结构位于所述开窗的至少一侧。5.如权利要求4所述的PIP电容结构，其特征在于，所述PIP电容结构包括多个所述高度调整结构，多个所述高度调整结构呈行及/或列排布在所述开窗周围。6.如权利要求1所述的PIP电容结构，其特征在于，所述开窗数量≥2个，且所述开窗对称设置。7.如权利要求1所述的PIP电容结构，其特征在于，所述浮栅层的高度大于8.如权利要求1所述的PIP电容结构，其特征在于，所述高度调整结构的特征尺寸为9.如权利要求1所述的PIP电容结构，其特征在于，所述衬底包括中心区域和外围区域，所述PIP电容结构位于所述衬底的外围区域。10.如权利要求1
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9任一项所述的PIP电容结构，其特征在于，所述PIP电容结构还包括：形成在所述衬底上的第一掺杂区、第二掺杂区及第三掺杂区；所述第一掺杂区及所述第二掺杂区分别为PIP电容结构的源区和漏区，所述第三掺杂区为所述衬底的引出区；第一接触结构；所述第一接触结构的一端与所述浮栅层电连接，另一端用于输入电压；第二接触结构；所述第二接触结构的一端与所述控制栅层电连接，另一端接地；第三接触结构；所述第三接触结构的一端与所述第一掺杂区和/或第二掺杂区电连接，另一端接地；第四接触结构；所述第四接触结构的一端与所述第三掺杂区电连接，另一端接地；及层间介质层，形成在所述衬底上且包覆所述控制栅层；所述第一接触结构、所述...

【专利技术属性】
技术研发人员：耿武千，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：