半导体器件的制作方法及存储器的制作方法技术

本发明专利技术提供了一种半导体器件的制作方法及存储器的制作方法。该制作方法包括：在半导体衬底上顺序形成第一栅介质层和第一栅极，第一栅介质层具有远离半导体衬底的第一表面，第一栅极位于第一表面上，第一栅极具有在第一表面中第一投影区域，第一栅介质层中位于第一投影区域两侧的部分构成第一保护层；在半导体衬底上形成掩膜层，掩膜层中具有使第一栅介质层和第一保护层裸露的窗口；通过窗口对半导体衬底进行掺杂，以在位于第一投影区域两侧的半导体衬底中形成第一轻掺杂区；通过窗口对第一保护层进行减薄，以得到第二保护层；在第一轻掺杂区中形成第一源漏区。该方法不仅能够具有更少的工艺步骤，还能够节省掩膜层的制作成本。还能够节省掩膜层的制作成本。还能够节省掩膜层的制作成本。

【技术实现步骤摘要】
半导体器件的制作方法及存储器的制作方法


[0001]本专利技术涉及半导体
，具体而言，涉及一种半导体器件的制作方法及存储器的制作方法。

技术介绍

[0002]随着对集成度和存储容量的需求不断提高，3D NAND存储器应运而生。3D NAND存储器大大节省了硅片面积，降低制造成本，增加了存储容量。
[0003]在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起。目前工艺中，分别采用不同的工艺形成3D NAND存储器阵列和外围电路，然后通过键合技术将两者键合在一起。
[0004]在3D NAND工艺中，往往采用高压双扩散漏端MOS器件(Double Diffused Drain MOS)来控制存储单元的外围电路中的高压信号。为了提高存储器的I/O速度，外围电路中还需要速度更快的低压器件。因此，在芯片中需要将高压器件和低压器件结合起来。
[0005]然而，相比于低压器件，高压器件中栅介质层需要具有更大的厚度，因此高压器件的制作工艺中还需要多出一步将多余栅介质层减薄的步骤，由于上述步骤中通常需要光刻工艺使待减薄的栅介质层裸露，从而在减薄后还需要将光刻胶去除的步骤，工艺流程复杂，且成本较高。

技术实现思路

[0006]本专利技术的主要目的在于提供一种半导体器件的制作方法及存储器的制作方法，以解决现有技术中高压器件工艺流程复杂的问题。
[0007]为了实现上述目的，根据本专利技术的一个方面，提供了一种半导体器件的制作方法，包括以下步骤：在半导体衬底上顺序形成第一栅介质层和第一栅极，第一栅介质层具有远离半导体衬底的第一表面，第一栅极位于第一表面上，第一栅极具有在第一表面中第一投影区域，第一栅介质层中位于第一投影区域两侧的部分构成第一保护层；在半导体衬底上形成掩膜层，掩膜层中具有使第一栅介质层和第一保护层裸露的窗口；通过窗口对半导体衬底进行掺杂，以在位于第一投影区域两侧的半导体衬底中形成第一轻掺杂区；通过窗口对第一保护层进行减薄，以得到第二保护层；在第一轻掺杂区中形成第一源漏区。
[0008]进一步地，在半导体衬底上形成掩膜层的步骤包括：在半导体衬底上覆盖光刻胶；将第一掩膜板设置于光刻胶远离半导体衬底的一侧；通过第一掩膜板将光刻胶图形化，以使第一栅介质层和第一保护层裸露，在得到第二保护层的步骤之后，制作方法还包括去除光刻胶的步骤。
[0009]进一步地，在半导体衬底上形成掩膜层的步骤之前，制作方法还包括以下步骤：形成覆盖第一栅极的侧壁的第一侧墙。
[0010]进一步地，位于第一栅极和半导体衬底之间的第一栅介质层的厚度为H1，H1＝10～50nm。
[0011]进一步地，在第一轻掺杂区中形成第一源漏区的步骤之后，制作方法还包括以下步骤：对第一源漏区对应的半导体衬底进行表面处理，以去除第二保护层；在第一源漏区表面形成第一接触层；在半导体衬底上形成与第一接触层接触的第一导电通道。
[0012]进一步地，第二保护层的厚度为
[0013]根据本专利技术的一个方面，提供了一种集成电路的制作方法，集成电路包括至少一个高压器件和至少一个低压器件，制作方法包括以下步骤：提供半导体衬底，采用上述的制作方法在半导体衬底的一侧形成高压器件；在高压器件的一侧形成低压器件。
[0014]进一步地，高压器件中位于第一栅极和半导体衬底之间的第一栅介质层的厚度为H1，在高压器件的一侧形成低压器件的步骤包括：在半导体衬底上顺序形成第二栅介质层和第二栅极，第二栅介质层的厚度为H2，H2＜H1；在位于第二栅极两侧的半导体衬底中形成第二源漏区。
[0015]进一步地，在形成高压器件和形成低压器件的步骤之前，制作方法还包括以下步骤：在半导体衬底的一侧形成隔离结构，以将半导体衬底分隔出至少一个第一有源区和至少一个第二有源区，在形成第一栅介质层和第二栅介质层的步骤中，在第一有源区表面和第二有源区表面同时沉积栅介质材料，并减薄位于第二有源区表面的栅介质材料，以形成位于第一有源区表面的第一栅介质层以及位于第二有源区表面第二栅介质层，在形成第一栅极和第二栅极的步骤中，在第一栅介质层表面和第二栅介质层表面同时沉积栅极材料，刻蚀栅极材料，以形成第一栅极和第二栅极。
[0016]根据本专利技术的另一方面，提供了一种存储器的制作方法，包括以下步骤：采用上述的制作方法在第一衬底的一侧形成外围电路；在第一衬底的具有外围电路的一侧形成存储器阵列，或在第二衬底的一侧形成存储器阵列；将外围电路与存储器阵列键合。
[0017]根据本专利技术的另一方面，提供了一种三维存储器，包括采用上述的方法得到的半导体器件或由上述的制作方法制备而成。
[0018]根据本专利技术的另一方面，提供了一种存储系统，包括存储控制器和上述的三维存储器，三维存储器被配置为存储数据，存储控制器耦合到三维存储器并被配置为控制三维存储器。
[0019]应用本专利技术的技术方案，提供了一种半导体器件的制作方法，该方法先在半导体衬底上顺序形成第一栅介质层和第一栅极，第一栅介质层具有远离半导体衬底的第一表面，第一栅极位于第一表面上，第一栅极具有在第一表面中第一投影区域，第一栅介质层中位于第一投影区域两侧的部分构成第一保护层，然后在半导体衬底上形成掩膜层，掩膜层中具有使第一栅介质层和第一保护层裸露的窗口，通过该窗口对半导体衬底进行掺杂，以在位于第一投影区域两侧的半导体衬底中形成第一轻掺杂区，并继续通过上述窗口对第一保护层进行减薄，得到第二保护层，之后在第一轻掺杂区中形成第一源漏区。由于该方法采用了同一个掩膜层进行了轻掺杂工艺和栅介质层的减薄工艺，与在上述两个工序中分别采用光刻工艺形成不同掩膜层的现有技术相比，能够省去重复制作掩膜层以及去除掩膜层的工艺步骤，从而不仅能够具有更少的工艺步骤，还能够节省掩膜层的制作成本。
附图说明
[0020]构成本专利技术的一部分的说明书附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0021]图1示出了根据本申请实施方式所提供的一种半导体器件的制作方法的流程示意图；
[0022]图2示出了在本申请实施方式所提供的一种半导体器件的制作方法中，在半导体衬底上顺序形成第一栅介质层和第一栅极并在半导体衬底上形成掩膜层后基体的俯视结构示意图，其中，掩膜层中具有使第一栅介质层和第一保护层裸露的窗口；
[0023]图3示出了通过图2所示的窗口对半导体衬底进行掺杂以在位于第一栅极两侧的半导体衬底中形成第一轻掺杂区后基体的俯视结构示意图；
[0024]图4示出了通过图3所示的窗口对第一保护层进行减薄以得到第二保护层后基体的俯视结构示意图；
[0025]图5示出了在图4所示的第一轻掺杂区中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括以下步骤：在半导体衬底上顺序形成第一栅介质层和第一栅极，所述第一栅介质层具有远离所述半导体衬底的第一表面，所述第一栅极位于所述第一表面上，所述第一栅极具有在所述第一表面中第一投影区域，所述第一栅介质层中位于所述第一投影区域两侧的部分构成第一保护层；在所述半导体衬底上形成掩膜层，所述掩膜层中具有使所述第一栅介质层和所述第一保护层裸露的窗口；通过所述窗口对所述半导体衬底进行掺杂，以在位于所述第一投影区域两侧的所述半导体衬底中形成第一轻掺杂区；通过所述窗口对所述第一保护层进行减薄，以得到第二保护层；在所述第一轻掺杂区中形成第一源漏区。2.根据权利要求1所述的制作方法，其特征在于，在所述半导体衬底上形成所述掩膜层的步骤包括：在所述半导体衬底上覆盖光刻胶；将第一掩膜板设置于所述光刻胶远离所述半导体衬底的一侧；通过所述第一掩膜板将所述光刻胶图形化，以使所述第一栅介质层和所述第一保护层裸露，在得到所述第二保护层的步骤之后，所述制作方法还包括去除所述光刻胶的步骤。3.根据权利要求1或2所述的制作方法，其特征在于，在所述半导体衬底上形成所述掩膜层的步骤之前，所述制作方法还包括以下步骤：形成覆盖所述第一栅极的侧壁的第一侧墙。4.根据权利要求1或2所述的制作方法，其特征在于，位于所述第一栅极和所述半导体衬底之间的所述第一栅介质层的厚度为H1，H1＝10～50nm。5.根据权利要求1或2所述的制作方法，其特征在于，在所述第一轻掺杂区中形成所述第一源漏区的步骤之后，所述制作方法还包括以下步骤：对所述第一源漏区对应的所述半导体衬底进行表面处理，以去除所述第二保护层；在所述第一源漏区表面形成第一接触层；在所述半导体衬底上形成与所述第一接触层接触的第一导电通道。6.根据权利要求1或2所述的制作方法，其特征在于，所述第二保护层的厚度为7.一种集成电路的制作方法，其特征在于，所述集成电路包括至少一个高压器件和至少一个低压器件，所述制...

【专利技术属性】
技术研发人员：黄腾，周璐，姚兰，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：