半导体器件的制作方法及存储器的制作方法技术

本发明专利技术提供了一种半导体器件的制作方法及存储器的制作方法。该制作方法包括：在半导体衬底上顺序形成第一栅介质层和第一栅极，第一栅介质层具有远离半导体衬底的第一表面，第一栅极位于第一表面上，第一栅极具有在第一表面中第一投影区域，第一栅介质层中位于第一投影区域两侧的部分构成第一保护层；在半导体衬底上形成掩膜层，掩膜层中具有使第一栅介质层和第一保护层裸露的窗口；通过窗口对半导体衬底进行掺杂，以在位于第一投影区域两侧的半导体衬底中形成第一轻掺杂区；通过窗口对第一保护层进行减薄，以得到第二保护层；在第一轻掺杂区中形成第一源漏区。该方法不仅能够具有更少的工艺步骤，还能够节省掩膜层的制作成本。还能够节省掩膜层的制作成本。还能够节省掩膜层的制作成本。

【技术实现步骤摘要】
半导体器件的制作方法及存储器的制作方法


[0001]本专利技术涉及半导体
，具体而言，涉及一种半导体器件的制作方法及存储器的制作方法。

技术介绍

[0002]随着对集成度和存储容量的需求不断提高，3D NAND存储器应运而生。3D NAND存储器大大节省了硅片面积，降低制造成本，增加了存储容量。
[0003]在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起。目前工艺中，分别采用不同的工艺形成3D NAND存储器阵列和外围电路，然后通过键合技术将两者键合在一起。
[0004]在3D NAND工艺中，往往采用高压双扩散漏端MOS器件(Double Diffused Drain MOS)来控制存储单元的外围电路中的高压信号。为了提高存储器的I/O速度，外围电路中还需要速度更快的低压器件。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括以下步骤：在半导体衬底上顺序形成第一栅介质层和第一栅极，所述第一栅介质层具有远离所述半导体衬底的第一表面，所述第一栅极位于所述第一表面上，所述第一栅极具有在所述第一表面中第一投影区域，所述第一栅介质层中位于所述第一投影区域两侧的部分构成第一保护层；在所述半导体衬底上形成掩膜层，所述掩膜层中具有使所述第一栅介质层和所述第一保护层裸露的窗口；通过所述窗口对所述半导体衬底进行掺杂，以在位于所述第一投影区域两侧的所述半导体衬底中形成第一轻掺杂区；通过所述窗口对所述第一保护层进行减薄，以得到第二保护层；在所述第一轻掺杂区中形成第一源漏区。2.根据权利要求1所述的制作方法，其特征在于，在所述半导体衬底上形成所述掩膜层的步骤包括：在所述半导体衬底上覆盖光刻胶；将第一掩膜板设置于所述光刻胶远离所述半导体衬底的一侧；通过所述第一掩膜板将所述光刻胶图形化，以使所述第一栅介质层和所述第一保护层裸露，在得到所述第二保护层的步骤之后，所述制作方法还包括去除所述光刻胶的步骤。3.根据权利要求1或2所述的制作方法，其特征在于，在所述半导体衬底上形成所述掩膜层的步骤之前，所述制作方法还包括以下步骤：形成覆盖所述第一栅极的侧壁的第一侧墙。4.根据权利要求1或2所述的制作方法，其特征在于，位于所述第一栅极和所述半导体衬底之间的所述第一栅介质层的厚度为H1，H1＝10～50nm。5.根据权利要求1或2所述的制作方法，其特征在于，在所述第一轻掺杂区中形成所述第一源漏区的步骤之后，所述制作方法还包括以下步骤：对所述第一源漏区对应的所述半导体衬底进行表面处理，以去除所述第二保护层；在所述第一源漏区表面形成第一接触层；在所述半导体衬底上形成与所述第一接触层接触的第一导电通道。6.根据权利要求1或2所述的制作方法，其特征在于，所述第二保护层的厚度为7.一种集成电路的制作方法，其特征在于，所述集成电路包括至少一个高压器件和至少一个低压器件，所述制...

【专利技术属性】
技术研发人员：黄腾，周璐，姚兰，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：