半导体器件、制作方法、三维存储器及存储系统技术方案

本发明专利技术提供了一种半导体器件、制作方法、三维存储器及存储系统，半导体器件的制作方法，包括：提供半导体层，半导体层包括有源区以及将有源区隔开的隔离区；在有源区中形成第一掺杂区；在有源区远离半导体层的一侧形成栅极，并在有源区中形成源极和漏极；其中，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，源极和漏极的掺杂类型与第一掺杂区的掺杂类型相同且掺杂浓度不同。通过在有源区和隔离区的交界处形成掺杂类型相同且掺杂浓度不同的第一掺杂区，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，能有效地改善半导体器件的Id

【技术实现步骤摘要】
半导体器件、制作方法、三维存储器及存储系统


[0001]本专利技术涉及半导体
，具体涉及一种半导体器件、制作方法、三维存储器及存储系统。

技术介绍

[0002]浅沟槽隔离结构(STI，shallow trench isolation)是半导体器件中的重要部件，浅沟槽隔离结构可以对相邻的器件比如PMOS器件或NMOS器件起横向隔离的作用。在包括浅沟槽隔离的MOS器件中，在MOS器件W(宽度)方向上，沟道两侧的栅极覆盖了部分绝缘隔离层，在对栅极施加电压(Vgate)的情况下，由于栅极边缘的电场终止于沟道侧边，使沟道边缘靠近浅沟槽隔离结构的区域的电场增加，这个电场使边缘位置的耗尽层更深，并使沟道边缘位置的表面势增加，使边缘位置能更早反型，因此，沟道边缘位置的阈值电压(Vth)比沟道中间位置低，导致沟道边缘和沟道中间不同时开启，使Id
‑
Vg曲线出现了双驼峰(Id
‑
Vg curve double hump)现象。而且随着集成电路工艺技术的发展，器件尺寸越缩越小，沟道效应带来的影响越来越显著，需要通过合理的工艺来解决这个问题。

技术实现思路

[0003]本专利技术实施例提供一种半导体器件、制作方法、三维存储器及存储系统，能有效地改善半导体器件的Id
‑
Vg曲线的双驼峰现象，以提高半导体器件的性能。
[0004]为了至少部分解决上述问题，本专利技术实施例提供了一种半导体器件的制作方法，包括：提供半导体层，半导体层包括有源区以及将有源区隔开的隔离区；在有源区中形成第一掺杂区；在有源区远离半导体层的一侧形成栅极，并在有源区中形成源极和漏极，源极和漏极分别位于栅极于第一方向的两外侧；其中，栅极沿第一方向延伸，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，源极和漏极的掺杂类型与第一掺杂区的掺杂类型相同且掺杂浓度不同。
[0005]其中，在有源区中形成第一掺杂区，具体包括：
[0006]在半导体层上形成氧化层；
[0007]在有源区上形成图案化的光刻胶层；
[0008]对有源区和隔离区进行离子注入，以在交界处形成第一掺杂区。
[0009]其中，在对有源区和隔离区进行离子注入之后，还包括：
[0010]依据光刻胶层在隔离区形成隔离沟槽，隔离沟槽用于将有源区隔开。
[0011]其中，在有源区中形成第一掺杂区，具体包括：
[0012]在半导体层上形成氧化层；
[0013]在隔离区形成多个隔离结构，隔离结构用于将有源区隔开；
[0014]在有源区上形成图案化的光刻胶层；
[0015]对隔离结构和有源区进行离子注入，以在交界处形成第一掺杂区。
[0016]其中，光刻胶层在第二方向上与有源区形成有间隔区域，间隔区域在第二方向上
的宽度不大于10nm。
[0017]其中，第离子注入的方向与沿垂直于半导体层的纵向的夹角不大于15
°
。
[0018]其中，第一掺杂区的掺杂类型包括N型或P型。
[0019]为了至少部分解决上述问题，本专利技术实施例还提供了一种半导体器件，包括：半导体层，半导体层包括有源区以及将有源区隔开的隔离区；位于有源区远离半导体层的一侧的栅极，以及位于有源区中的源极和漏极，源极和漏极分别位于栅极于第一方向两外侧，栅极沿第一方向延伸；位于隔离区的隔离结构，隔离结构用于将有源区隔开；位于有源区中的第一掺杂区，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，第一掺杂区的掺杂类型与源极和漏极的掺杂类型相同且掺杂浓度不同。
[0020]为了至少部分解决上述问题，本专利技术实施例还提供了一种三维存储器，包括阵列存储结构和外围电路，其中，外围电路包括如上述任一项的半导体器件。
[0021]为了至少部分解决上述问题，本专利技术实施例还提供了一种存储系统，包括控制器和三维存储器，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括如上述任一项的半导体器件。
[0022]本专利技术实施例提供了一种半导体器件、制作方法、三维存储器及存储系统，半导体器件的制作方法，包括：提供半导体层，半导体层包括有源区以及将有源区隔开的隔离区；在有源区中形成第一掺杂区；在有源区远离半导体层的一侧形成栅极，并在有源区中形成源极和漏极，源极和漏极分别位于栅极于第一方向的两外侧；其中，栅极沿第一方向延伸，第一掺杂区靠近有源区与隔离区在第二方向上的交界处，且第一掺杂区在栅极的投影至少部分位于栅极内，源极和漏极的掺杂类型与第一掺杂区的掺杂类型相同且掺杂浓度不同。通过在有源区和隔离区的交界处形成掺杂类型相同且掺杂浓度不同的第一掺杂区，使沟道边缘浓度增加，抑制了边缘沟道的提前开启，能有效地改善半导体器件的Id
‑
Vg曲线的双驼峰现象，以提高半导体器件的性能。
附图说明
[0023]下面结合附图，通过对本专利技术的具体实施方式详细描述，将使本专利技术的技术方案及其它有益效果显而易见。
[0024]图1为本专利技术一些实施例提供的半导体器件的制作方法流程图。
[0025]图2为本专利技术一些实施例中提供半导体层的结构示意图。
[0026]图3为本专利技术一些实施例中形成氧化层的结构示意图。
[0027]图4为本专利技术一些实施例中形成光刻胶层的结构示意图。
[0028]图5为本专利技术一些实施例中形成第一掺杂区的结构示意图。
[0029]图6为本专利技术一些实施例中形成隔离沟槽的结构示意图。
[0030]图7为本专利技术一些实施例中形成半导体器件的结构示意图。
[0031]图8为图7中半导体器件在C1
‑
C1处的剖面结构示意图。
[0032]图9为通过本专利技术一些实施例的方法获取的Id
‑
Vg曲线图。
[0033]图10为本专利技术一些实施例提供的半导体器件的制作方法流程图。
[0034]图11为本专利技术一些实施例中形成氧化层和隔离结构的结构示意图。
[0035]图12为本专利技术一些实施例中形成光刻胶层的结构示意图。
[0036]图13为本专利技术一些实施例中形成第一掺杂区的结构示意图。
[0037]图14为本专利技术一些实施例中形成半导体器件的结构示意图。
[0038]图15为图14中半导体器件在C2
‑
C2处的剖面结构示意图。
[0039]图16为通过一些实施例的半导体器件获取的Id
‑
Vg曲线图。
[0040]图17为通过图7中的半导体器件获取的Id
‑
Vg曲线图。
[0041]图18为本专利技术一些实施例中存储系统的示意框图。
具体实施方式
[0042]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的本专利技术实施例仅仅是本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：提供半导体层，所述半导体层包括有源区以及将所述有源区隔开的隔离区；在所述有源区中形成第一掺杂区；在所述有源区远离所述半导体层的一侧形成栅极，并在所述有源区中形成源极和漏极，所述源极和所述漏极分别位于所述栅极于第一方向的两外侧；其中，栅极沿第一方向延伸，所述第一掺杂区靠近所述有源区与所述隔离区在第二方向上的交界处，且所述第一掺杂区在所述栅极的投影至少部分位于所述栅极内，所述源极和所述漏极的掺杂类型与所述第一掺杂区的掺杂类型相同且掺杂浓度不同。2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述有源区中形成第一掺杂区，具体包括：在所述半导体层上形成氧化层；在所述有源区上形成图案化的光刻胶层；对所述有源区和所述隔离区进行离子注入，以在所述交界处形成第一掺杂区。3.如权利要求2所述的半导体器件的制作方法，其特征在于，在所述对所述有源区和所述隔离区进行离子注入之后，还包括：依据所述光刻胶层在所述隔离区形成隔离沟槽，所述隔离沟槽用于将所述有源区隔开。4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述有源区中形成第一掺杂区，具体包括：在所述半导体层上形成氧化层；在所述隔离区形成多个隔离结构，所述隔离结构用于将所述有源区隔开；在所述有源区上形成图案化的光刻胶层；对所述隔离结构和所述有源区进行离子注入，以在所述交界处形成第一掺杂区。5.如权利要求2或4所述的半导体...

【专利技术属性】
技术研发人员：孙超，许文山，江宁，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：