一种CMOS像素寻址模块和平板探测器制造技术

本实用新型专利技术实施例公开了一种CMOS像素寻址模块和平板探测器，该CMOS像素寻址模块包括：地址控制模块和与所述地址控制模块相连的多个行地址译码器；地址控制模块与互补金属氧化物半导体CMOS像素阵列结构中的多个CMOS像素阵列块相连；多个CMOS像素阵列块纵向排列，每个CMOS像素阵列块中每行的像素地址相同，每列的像素地址依次增加；每个CMOS像素阵列块分别对应一个行地址译码器，并与相对应的行地址译码器相连接。通过该实施例方案，实现了分块直接寻址，提高了寻址速度，提高了整体的良率和可靠性。和可靠性。和可靠性。

【技术实现步骤摘要】
一种CMOS像素寻址模块和平板探测器


[0001]本技术实施例涉及CMOS像素探测器设计技术，更具体地，涉及一种CMOS像素寻址模块和平板探测器。

技术介绍

[0002]目前的平板探测器规模已达wafer(晶圆)级别，且三面可拼接，其整个平板90％以上的面积是CMOS(互补金属氧化物半导体)像素阵列。该类产品主要工作模式为全帧模式和ROI(Region of Interest感兴趣区)模式。ROI模式需要寻址到指定探测器区域并将其电荷读出。目前已有寻址技术利用传统移位寄存器链方式如图1所示。
[0003]图1中CLK为时钟端，D为寄存器数据端，ROW_SEL是移位寄存器链输出端，负责选通指定地址的CMOS像素，RST是CMOS像素复位信号。例如要选通ROW_SEL[2]控制的CMOS像素，需要将高电平1从D端依次移位通过ROW_SEL[0]、ROW_SEL[1]到达ROW_SEL[2]。
[0004]目前已有ROI寻址技术，寻址的移位寄存器链贯穿整个CMOS像素阵列，当平板探测器面积很大，CMOS像素阵列规模非常大时，若要寻址距离D远端的CMOS像素，需要将地址依次移位穿过整个移位寄存器链才可到达。这种设计存在以下一个明显缺陷与不足：
[0005]1、寻址复杂，用时长。
[0006]每次寻址，均需要将地址在整个移位寄存器链中移动，尤其读取远端CMOS像素信号用时更长。
[0007]2、可靠性差。
[0008]移位寄存器链是一个整体，其中任何一级出现故障，整个寄存器链即无法工作。另外，对于wafer级别的芯片，面积大，缺陷概率提高，移位寄存器链的失效率上升。

技术实现思路

[0009]本技术实施例提供了一种CMOS像素寻址模块和平板探测器，能够实现分块直接寻址，提高寻址速度，提高整体的良率和可靠性。
[0010]本技术实施例提供了一种CMOS像素寻址模块，可以包括：地址控制模块和均与所述地址控制模块相连的多个行地址译码器；
[0011]所述地址控制模块与互补金属氧化物半导体CMOS像素阵列结构中的多个CMOS像素阵列块相连；
[0012]多个所述CMOS像素阵列块纵向排列，每个所述CMOS像素阵列块中每行的像素地址相同，每列的像素地址依次增加；
[0013]每个所述CMOS像素阵列块分别对应一个行地址译码器，并与相对应的行地址译码器相连接。
[0014]在本技术的示例性实施例中，每个行地址译码器分别与相应的CMOS像素阵列块的每一行的CMOS像素相连。
[0015]在本技术的示例性实施例中，所述每个行地址译码器通过预设的块内行选信
号线与相应的CMOS像素阵列块的每一行的CMOS像素相连；
[0016]其中，所述块内行选信号线的条数与所述CMOS像素阵列块的行数相同。
[0017]在本技术的示例性实施例中，所述每个行地址译码器通过预设的块内行复位信号线与相应的CMOS像素阵列块的每一行的CMOS像素相连，
[0018]其中，所述块内行复位信号线的条数与所述CMOS像素阵列块的行数相同。
[0019]在本技术的示例性实施例中，所述地址控制模块通过预设的块选择信号线与每个CMOS像素阵列块相连。
[0020]在本技术的示例性实施例中，每个CMOS像素阵列块对应一个走线区域；全部所述块选择信号线均设置于所述走线区域内；
[0021]在每个走线区域内，除该走线区域对应的CMOS像素阵列块的块选择信号线以外的其它块选择信号线的走线方式均相同。
[0022]在本技术的示例性实施例中，所述地址控制模块，设置为生成用于选择CMOS像素阵列块的块选择信号，发送给所选择的CMOS像素阵列块；以及生成用于选择CMOS像素阵列块内的行的块内行选信号，发送给相应的行地址译码器；以及生成用于复位CMOS像素阵列块内每行的CMOS像素的块内行复位信号，发送给相应的行地址译码器。
[0023]本技术实施例还提供了一种平板探测器，可以包括：所述的CMOS像素阵列结构以及所述的CMOS像素寻址模块。
[0024]在本技术的示例性实施例中，CMOS像素阵列结构可以包括：多个纵向排列的CMOS像素阵列块；
[0025]每个CMOS像素阵列块可以包含多个按照预设规则进行排列的CMOS像素。
[0026]在本技术的示例性实施例中，每个CMOS像素阵列块包含的多个CMOS像素排列成长方形或正方向；
[0027]每个CMOS像素阵列块中每一行中全部CMOS像素的地址相同，每一列中CMOS像素的地址依次增加。
[0028]本技术实施例的CMOS像素寻址模块可以包括：地址控制模块和与所述地址控制模块相连的多个行地址译码器；地址控制模块与互补金属氧化物半导体CMOS像素阵列结构中的多个CMOS像素阵列块相连；多个CMOS像素阵列块纵向排列，每个CMOS像素阵列块中每行的像素地址相同，每列的像素地址依次增加；每个CMOS像素阵列块分别对应一个行地址译码器，并与相对应的行地址译码器相连接。通过该实施例方案，实现了分块直接寻址，提高了寻址速度，提高了整体的良率和可靠性。
[0029]本技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术而了解。本技术的目的和其他优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
附图说明
[0030]附图用来提供对本技术技术方案的进一步理解，并且构成说明书的一部分，与本技术的实施例一起用于解释本技术的技术方案，并不构成对本技术技术方案的限制。
[0031]图1为相关技术中利用传统移位寄存器链方式进行寻址的方法示意图；
[0032]图2为本技术实施例的CMOS像素阵列结构示意图；
[0033]图3为本技术实施例的CMOS像素寻址模块组成框图；
[0034]图4为本技术实施例的行地址译码器连接示意图；
[0035]图5为本技术实施例的块选择信号连接及走线示意图；
[0036]图6为本技术实施例的平板探测器结构示意图。
具体实施方式
[0037]为使本技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互任意组合。
[0038]本技术实施例提供了一种CMOS像素阵列结构1，如图2所示，可以包括：多个纵向排列的互补金属氧化物半导体CMOS像素阵列块11；
[0039]每个CMOS像素阵列块11包含多个按照预设规则进行排列的CMOS像素。
[0040]在本技术的示例性实施例中，如图4所示，例如，纵向排列的CMOS像素阵列块11可以包括m个，m为正整数，例如：Block 1CMOS本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种CMOS像素寻址模块，其特征在于，包括：地址控制模块和与所述地址控制模块相连的多个行地址译码器；所述地址控制模块与互补金属氧化物半导体CMOS像素阵列结构中的多个CMOS像素阵列块相连；多个所述CMOS像素阵列块纵向排列，每个所述CMOS像素阵列块中每行的像素地址相同，每列的像素地址依次增加；每个所述CMOS像素阵列块分别对应一个行地址译码器，并与相对应的行地址译码器相连接。2.根据权利要求1所述的CMOS像素寻址模块，其特征在于，每个行地址译码器分别与相应的CMOS像素阵列块的每一行的CMOS像素相连。3.根据权利要求2所述的CMOS像素寻址模块，其特征在于，所述每个行地址译码器通过预设的块内行选信号线与相应的CMOS像素阵列块的每一行的CMOS像素相连；其中，所述块内行选信号线的条数与所述CMOS像素阵列块的行数相同。4.根据权利要求2所述的CMOS像素寻址模块，其特征在于，所述每个行地址译码器通过预设的块内行复位信号线与相应的CMOS像素阵列块的每一行的CMOS像素相连，其中，所述块内行复位信号线的条数与所述CMOS像素阵列块的行数相同。5.根据权利要求1所述的CMOS像素寻址模块，其特征在于，所述地址控制模块通过预设的块选择信号线与每个CMOS像素阵列块相连。6.根据权利要求5所述的CM...

【专利技术属性】
技术研发人员：刘彤芳，吴恩德，
申请(专利权)人：地太科特电子制造北京有限公司，
类型：新型
国别省市：