平面型VDMOS器件制造技术

本实用新型专利技术公开了一种平面型VDMOS器件及其制备方法。该平面型VDMOS器件包括衬底层、层叠设置于衬底层上的外延层、层叠设置于外延层上的图案化的第一栅介质层、层叠设置于第一栅介质层上的栅极、以及设置于外延层中的体区、设置于体区中的源区、接触体和深体区；其中，体区的上表面自外延层的上表面暴露，源区的上表面与接触体的上表面自体区的上表面暴露，接触体紧靠源区侧边设置，深体区设置于源区与接触体下方，且紧靠源区与接触体。该平面型VDMOS器件的深体区设置于源区与接触体下方，其中的掺杂原子能够由具有多晶硅接触体经热驱入工艺扩散得到，有效避免了在深体区的制作过程中受到注入能量以及注入剂量的限制。到注入能量以及注入剂量的限制。到注入能量以及注入剂量的限制。

【技术实现步骤摘要】
平面型VDMOS器件


[0001]本技术涉及半导体
，特别是涉及一种平面型VDMOS器件。

技术介绍

[0002]垂直双扩散金属氧化物半导体晶体管(Vertical Double Diffusion Metal OxideSemiconductor，简称VDMOS)是通过源区和体区离子注入的纵向扩散距离差来形成沟道。VDMOS兼有双极晶体管和普通MOS器件的优点。与双极晶体管相比，它具有开关速度快、开关损耗小、输入阻抗高，驱动功率小；频率特性好、跨导高度线性等优点，广泛应用于电机调速、逆变器、开关电源等设备中。
[0003]对于平面型VDMOS器件，存在一个非常重要的参数，即单脉冲雪崩能量 (E
AS
)，定义为单次雪崩状态下器件能够消耗的最大能量。在源极和漏极会产生较大电压尖峰的应用环境下，必须要考虑器件的雪崩能量。E
AS
能力也是衡量 VDMOS器件性能的一个重要标准。
[0004]传统的VDMOS器件中都包括外延层以及在外延层上制备的源区和体区，外延层及源区和体区可本征等效为一个三极管，即寄生三极管。当平面型 VDMOS器件关断时，源漏间的反向电流流经体区时，产生压降，如果此压降大于寄生三极管的开启电压，则此反向电流会因为三极管的放大作用将寄生三极管导通，导致失控，此时，栅极电压已不能关断VDMOS，造成E
AS
失效。则从原理上来说，为了防止器件发生失效，有必要防止寄生的三极管导通。
[0005]传统技术中，通常可以将深体区的掺杂浓度提高，或者增大源区和体区的短接面积，以减小体区电阻，防止寄生三极管导通。但是深体区通常通过栅极自对准注入形成，很难将剂量做得很大；若想要提高注入剂量，由于深体区距离沟道区较近，因此在注入的过程中还会对邻近区域的器件造成影响，使得器件劣化。

技术实现思路

[0006]基于此，有必要提供一种能够在保持邻近区域不受影响的情况下，有效提高深体区注入剂量的平面型VDMOS器件。
[0007]根据本技术的一个实施例，一种平面型VDMOS器件，其包括衬底、外延层、第一栅介质层、栅极、体区、源区、接触体和深体区；
[0008]所述外延层层叠设置于所述衬底上，所述第一栅介质间隔所述外延层与所述栅极，所述体区设置于所述外延层中，所述源区、所述深体区与所述接触体均设置于所述体区中；
[0009]其中，所述体区的上表面从所述外延层中露出，所述源区与所述接触体从所述体区中露出，所述接触体接触所述源区侧边设置，所述深体区设置于所述源区与所述接触体下方，包裹所述接触体并与所述接触区和所述源区接触；
[0010]所述源区中的掺杂类型为第一掺杂类型，所述接触体为多晶硅接触体且其掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区和所述深体区的掺杂类型均为第在其中一个实施例中，所述接触体嵌入所述体区的深度大于所述源区嵌入所述体区的深
度。
[0011]在其中一个实施例中，所述接触体嵌入所述体区的深度为2μm～3μm。
[0012]在其中一个实施例中，所述体区的厚度为d，所述接触体嵌入所述体区的深度≤80％d。
[0013]在其中一个实施例中，所述第一栅介质层的厚度为
[0014]在其中一个实施例中，还包括第一金属层和包覆所述栅极的第二栅介质层，所述第一金属层整体覆盖所述第二栅介质层、所述源区和所述接触体，且所述第一金属层接触所述源区与所述接触体。
[0015]在其中一个实施例中，还包括第二金属层，所述第二金属层设置于所述衬底层远离所述外延层的一侧表面上，所述接触体中的掺杂浓度低于所述源区中的掺杂浓度。
[0016]在其中一个实施例中，所述接触体中的掺杂浓度低于所述源区中的掺杂浓度。
[0017]在其中一个实施例中，所述栅极为多晶硅栅极。
[0018]在其中一个实施例中，所述栅极的厚度为
[0019]在如上实施例的平面型VDMOS器件的结构中，包括设置于源区侧边的多晶硅接触体。具有第二掺杂类型的多晶硅接触体暴露于体区的表面，能够直接与后续设置于其上的金属电极直接接触，可视为一个整体电阻；该整体不仅接触于源区的上表面，还接触于源区的侧面，大大增加了源区与体区间的短接面积，使得器件的E
AS
能力大幅提高。进一步地，深体区设置于源区与接触体下方，其中的掺杂原子能够由具有第二掺杂类型的多晶硅经热驱入工艺扩散得到，有效避免了在深体区的制作过程中受到注入能量以及注入剂量的限制。额外的，该器件中的深体区可以由具有第二掺杂类型的多晶硅经热驱入工艺扩散制备，而无需像传统工艺中一样需要额外的制备步骤，能够有效降低生产成本。
附图说明
[0020]图1为一实施例的平面型VDMOS器件的结构；
[0021]图2为平面型VDMOS器件的制备过程示意图；
[0022]图3为图2示出的步骤S3中器件的俯视图；
[0023]其中，各附图标记及说明如下：
[0024]10、平面型VDMOS器件；101、第一金属层；102、第二金属层；110、衬底层；120、外延层；130、第一栅介质层；140、栅极；150、第二栅介质层； 160、体区；170、源区；180、接触体；190、深体区；210、源区光刻胶；220、接触体光刻胶。
具体实施方式
[0025]为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的较佳实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容的理解更加透彻全面。
[0026]除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的
的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“和/或”包括
一个或多个相关的所列项目的任意的和所有的组合。本文所使用的“多”包括两个和多于两个的项目。本文所使用的“某数以上”应当理解为某数及大于某数的范围。
[0027]根据本技术的一个实施例，一种平面型VDMOS器件，其包括衬底、外延层、第一栅介质层、栅极、体区、源区、接触体和深体区；
[0028]所述外延层层叠设置于所述衬底上，所述第一栅介质间隔所述外延层与所述栅极，所述体区设置于所述外延层中，所述源区、所述深体区与所述接触体均设置于所述体区中；
[0029]其中，所述体区的上表面从所述外延层中露出，所述源区与所述接触体从所述体区中露出，所述接触体接触所述源区侧边设置，所述深体区设置于所述源区与所述接触体下方，包裹所述接触体并与所述接触区和所述源区接触；
[0030]所述源区、所述接触体、所述体区与所述深体区均为掺杂半导体；所述源区中的掺杂类型为第一掺杂类型，所述接触体为多晶硅接触体且其掺杂类型为与本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种平面型VDMOS器件，其特征在于，包括衬底、外延层、第一栅介质层、栅极、体区、源区、接触体和深体区；所述外延层层叠设置于所述衬底上，所述第一栅介质间隔所述外延层与所述栅极，所述体区设置于所述外延层中，所述源区、所述深体区与所述接触体均设置于所述体区中；其中，所述体区的上表面从所述外延层中露出，所述源区与所述接触体从所述体区中露出，所述接触体接触所述源区侧边设置，所述深体区设置于所述源区与所述接触体下方，包裹所述接触体并与所述接触体和所述源区接触；所述源区、所述接触体、所述体区与所述深体区均为掺杂半导体，所述源区中的掺杂类型为第一掺杂类型，所述接触体为多晶硅接触体且其掺杂类型为与所述第一掺杂类型不同的第二掺杂类型，所述体区和所述深体区的掺杂类型均为第二掺杂类型，所述接触体与所述深体区中的掺杂浓度均高于所述体区。2.根据权利要求1所述的平面型VDMOS器件，其特征在于，所述接触体嵌入所述体区的深度大于所述源区嵌入所述体区的深度。3.根据权利要求2所述的平面型VDMOS器件，其特征在于，所述接触体嵌入所述体区的...

【专利技术属性】
技术研发人员：马万里，
申请(专利权)人：深圳市昭矽微电子科技有限公司，
类型：新型
国别省市：