一种优化的TVS结构器件制造技术

本发明专利技术公开了一种优化的TVS结构器件，N型半导体衬底的P基区形成三次叠加扩散的基区，P基区的P1基区与N型半导体衬底形成目标电压，P基区的P2基区和P3基区在P1基区上两层扩散形成电压调制区，通过在N型半导体衬底上设置三次叠加扩散的P基区，使P1基区与N型半导体衬底形成目标电压后，通过两次高浓度的杂质掺杂，即P2基区和P3基区两层扩散，使P基区总体具有更高的杂质浓度梯度，当PN结发生雪崩击穿时，P2基区和P3基区的区域内高浓度载流子会快速漂移至PN结的空间电荷区，并参与雪崩效应，提高PN结雪崩击穿面积的扩展速度，有效使PN结在更短的时间内进入完全雪崩击穿状态，从而更快速地泄放浪涌能量。地泄放浪涌能量。地泄放浪涌能量。

【技术实现步骤摘要】
一种优化的TVS结构器件


[0001]本专利技术涉及半导体芯片设计及制造
，具体涉及一种优化的TVS结构器件。

技术介绍

[0002]TVS(TransientVoltageSuppressor，瞬态电压抑制器)管是在稳压管工艺基础上发展起来的一种新产品，当TVS管两端经受瞬间的高能量冲击时，它能以极高的速度使其阻抗骤然降低，同时吸收一个大电流，将其两端间的电压箝位在一个预定的数值上，从而确保后面的电路元件免受瞬态高能量的冲击而损坏。TVS管由于它具有响应时间快、瞬态功率大、电容低、漏电流低、击穿电压偏差小、箝位电压较易控制、体积小、易于安装等优点，目前已广泛应用于计算机系统、通讯设备、消费类电子、电源、家用电器等各个领域。随着IC芯片应用场合的多样化，各种尖峰脉冲对芯片的损伤不断出现，现有的TVS器件对某些高di/dt破坏性脉冲的防护效果欠佳，迫切需要升级目前传统TVS器件的响应速度。

技术实现思路

[0003]本专利技术的目的在于提供一种优化的TVS结构器件，使P1基区在与N型半导体衬底形成目标电压后，通过两次高浓度的杂质掺杂，即P2基区和P3基区两层扩散，使P基区总体具有更高的杂质浓度梯度，当PN结发生雪崩击穿时，P2基区和P3基区的区域内高浓度载流子会快速漂移至PN结的空间电荷区，并参与雪崩效应，大大提高PN结雪崩击穿面积的扩展速度。
[0004]本专利技术所解决的技术问题为：
[0005]如何提高PN结在雪崩击穿时，提高击穿区域的扩展速度，使器件在高di/dt情况下具备更强的通流能力。
[0006]本专利技术的目的可以通过以下技术方案实现：
[0007]一种优化的TVS结构器件，包括N型半导体衬底，所述N型半导体衬底的P基区形成三次叠加扩散的基区，P基区的P1基区与N型半导体衬底形成目标电压，P基区的P2基区和P3基区在P1基区上两层扩散形成电压调制区。
[0008]作为本专利技术进一步的方案：所述N型半导体衬底的上、下表面设有金属层。
[0009]作为本专利技术进一步的方案：所述金属层为多层金属叠加结构。
[0010]作为本专利技术进一步的方案：所述N型半导体衬底上且位于P基区的两侧设置有掩蔽层。
[0011]作为本专利技术进一步的方案：一种优化的TVS结构器件的制造方法，包括以下步骤：
[0012]步骤一：晶圆准备
[0013]选取MCZ硅单晶片，5寸晶向<111>，N型，电阻率0.03
‑
0.04Ω/cm，厚度220μm
±
10％；
[0014]步骤二：一次氧化
[0015]在炉温1100℃，氧气4L/min，氢气5L/min的工况下制作场氧掩蔽层，氧化层厚度1.5μm
±
10％；
[0016]步骤三：P1基区制备
[0017]在炉温1050℃，氧气2L/min，氮气3L/min的工况下进行硼源淀积，沉积时间40min，在炉温1260℃，氧气2L/min，氮气3L/min的工况下进行硼源推进，推进时间1500min，并使用四探针测试扩散方块电阻22Ω
±
10％，结深25μm
±
10％；
[0018]步骤四：P2基区制备
[0019]在炉温1080℃，氧气2L/min，氮气3L/min的工况下进行硼源淀积，沉积时间45min；在炉温1240℃，氧气2L/min，氮气4L/min的工况下进行硼源推进，推进时间520min，并使用四探针测试扩散方块电阻12Ω
±
10％，结深17μm
±
10％；
[0020]步骤五：P3基区制备
[0021]在炉温1130℃，氧气2L/min，氮气3L/min的工况下进行硼源淀积，沉积时间70min；在炉温1250℃，氧气2L/min，氮气4L/min的工况下进行硼源推进，推进时间300min，并使用四探针测试扩散方块电阻5.5Ω
±
10％，结深11μm
±
10％；
[0022]步骤六：金属层
[0023]通过电子束金属化蒸发台工艺沉积金属层。
[0024]作为本专利技术进一步的方案：步骤三、步骤四和步骤五中的P1基区、P2基区和P3基区的制备需先漂净晶片表面的氧化层，采用旋涂掺杂剂做为扩散源，再进行硼预沉积扩散掺杂。
[0025]作为本专利技术进一步的方案：金属层由接触层计第一层，共四层，依次分别为铝1.5μm，钛0.3μm，镍0.7μm，银1.5μm。
[0026]本专利技术的有益效果：
[0027]本专利技术通过在N型半导体衬底上设置三次叠加扩散的P基区，使P1基区与N型半导体衬底形成目标电压后，通过两次高浓度的杂质掺杂，即P2基区和P3基区两层扩散，使P基区总体具有更高的杂质浓度梯度，当PN结发生雪崩击穿时，P2基区和P3基区的区域内高浓度载流子会快速漂移至PN结的空间电荷区，并参与雪崩效应，大大提高PN结雪崩击穿面积的扩展速度，能够有效使PN结在更短的时间内进入完全雪崩击穿状态，从而更快速地泄放浪涌能量。
附图说明
[0028]下面结合附图对本专利技术作进一步的说明。
[0029]图1是本专利技术的主视图；
[0030]图2是本专利技术中P1基区的结构示意图；
[0031]图3是本专利技术中P2基区的结构示意图；
[0032]图4是本专利技术中P3基区的结构示意图。
[0033]图中：1、N型半导体衬底；2、P1基区；3、P2基区；4、P3基区；5、金属层；6、掩蔽层。
具体实施方式
[0034]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它
实施例，都属于本专利技术保护的范围。
[0035]实施例1
[0036]请参阅图1
‑
图4所示，本专利技术为一种优化的TVS结构器件，包括N型半导体衬底1，所述N型半导体衬底1的P基区形成三次叠加扩散的基区，P基区的P1基区2与N型半导体衬底1形成目标电压，P基区的P2基区3和P3基区4在P1基区2上两层扩散形成电压调制区。
[0037]使用时，使P1基区2与N型半导体衬底1形成目标电压后，通过两次高浓度的杂质掺杂，即P2基区3和P3基区4两层扩散，使P基区总体具有更高的杂质浓度梯度，当PN结发生雪崩击穿时，P2基区3和P3基区4的区域内高浓度载流子会快速漂移至PN结的空间电荷区，并参与雪崩效应，大大提高PN结雪崩击穿面积的扩展速度，能够有效使PN结在更短的时间内进入完全雪崩击穿状态，从而更快速地泄放浪涌能量。
[0038]具体以1500W版本的SMCJ系列TVS为例，原版本尺寸的芯片需要使用6.2*8.1*2.6mm尺寸的封装外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种优化的TVS结构器件，包括N型半导体衬底(1)，其特征在于，所述N型半导体衬底(1)的P基区形成三次叠加扩散的基区，P基区的P1基区(2)与N型半导体衬底(1)形成目标电压，P基区的P2基区(3)和P3基区(4)在P1基区(2)上两层扩散形成电压调制区。2.根据权利要求1所述的一种优化的TVS结构器件,其特征在于，所述N型半导体衬底(1)的上、下表面设有金属层(5)。3.根据权利要求2所述的一种优化的TVS结构器件,其特征在于，所述金属层(5)为多层金属叠加结构。4.根据权利要求3所述的一种优化的TVS结构器件,其特征在于，所述N型半导体衬底(1)上且位于P基区的两侧设置有掩蔽层(6)。5.根据权利要求2所述的一种优化的TVS结构器件,其特征在于，金属层(5)由接触层计第一层，共四层，依次分别为铝1.5μm，钛0.3μm，镍0.7μm，银1.5μm。6.一种根据权利要求4所述的优化的TVS结构器件的制造方法，其特征在于，包括以下步骤：步骤一：晶圆准备选取MCZ硅单晶片，5寸晶向<111>，N型，电阻率0.03
‑
0.04Ω/cm，厚度220μm
±
10％；步骤二：一次氧化在炉温1100℃，氧气4L/min，氢气5L/min的工况下制作场氧掩蔽层，氧化层厚度1.5μm
±
10％；步骤三：P1基区制备在炉温1050℃...

【专利技术属性】
技术研发人员：倪侠，邹有彪，张荣，王全，霍传猛，肖海林，
申请(专利权)人：富芯微电子有限公司，
类型：发明
国别省市：