用于提供数据速率操作的设备和方法技术

本申请案涉及用于提供数据速率操作的设备和方法。在一些实例中，存储器装置可包含当外部单倍数据速率信号提供给所述存储器装置时实现所述存储器装置的双倍数据速率操作的内部同步电路。在一些实例中，外部信号可为外部测试电路提供的命令和/或地址信号。所述内部同步电路可锁存和/或延迟所述外部信号中的至少一些以使得在所述存储器装置的所述时钟信号的上升和下降边沿处提供不同的外部命令。所述存储器装置可在所述时钟信号的所述上升和下降边沿两者处锁存所述外部信号以用于所述存储器装置的双倍数据速率操作。述存储器装置的双倍数据速率操作。述存储器装置的双倍数据速率操作。

【技术实现步骤摘要】
用于提供数据速率操作的设备和方法


[0001]本公开大体上涉及半导体装置，且更具体地说，涉及半导体存储器装置。具体地说，本公开涉及易失性存储器，例如动态随机存取存储器(DRAM)。

技术介绍

[0002]基于时钟电路提供的定时信号执行存储器操作，例如读取和写入操作。定时信号还被称作时钟信号，可为在两个时钟级(例如，高时钟级和低时钟级)之间振荡的周期性信号。不同类型的DRAM被设计成在相对于时钟信号的各种模式中操作。举例来说，单倍数据速率(SDR)DRAM可仅对时钟信号的上升(例如，从低时钟级转变到高时钟级)或下降(例如，从高时钟级转变到低时钟级)边沿执行各种操作。举例来说，SDR DRAM可仅检测(例如，锁存)时钟信号的上升或下降边沿上的命令、地址、数据和/或其它信号。相比之下，双倍数据速率(DDR)DRAM可对时钟信号的上升和下降边沿两者执行各种操作，例如检测命令、地址、数据和/或其它信号。在一些应用中，DDR DRAM与SDR DRAM相比可以更快速的速率操作，即使这两个DRAM接收具有相同频率的时钟信号，原因是至少一些DDR DRAM操作本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：第一锁存器，其被配置成在时钟信号的第一边沿上锁存命令/地址信号，其中所述命令/地址信号包含第一部分和第二部分；第二锁存器，其被配置成在所述时钟信号的第二边沿上锁存所述命令/地址信号，其中所述第一边沿和所述第二边沿包含在所述时钟信号的同一时钟循环内；和测试同步电路，其被配置成为提供给所述第一锁存器和所述第二锁存器的所述命令/地址信号提供延迟，其中所述延迟致使在所述时钟信号的所述第一边沿之后并且在所述时钟信号的所述第二边沿之前的时间出现所述命令/地址信号从所述第一部分到所述第二部分的转变，其中所述第一锁存器在所述转变之前锁存所述命令/地址信号，且所述第二锁存器在所述转变之后锁存所述命令/地址信号。2.根据权利要求1所述的设备，其中所述测试同步电路包括被配置成锁存所述命令/地址信号的触发器。3.根据权利要求2所述的设备，其中所述测试同步电路另外包括被配置成接收第二时钟信号并且将具有第二延迟的所述第二时钟信号提供到所述触发器的延迟电路，其中具有所述第二延迟的所述第二时钟信号用以触发所述触发器。4.根据权利要求3所述的设备，其中所述延迟电路包括多个串联反相器。5.根据权利要求2所述的设备，其中所述测试同步电路另外包括被配置成响应于控制信号而提供具有所述延迟的所述命令/地址信号或不具有所述延迟的所述命令/地址信号的多路复用器。6.根据权利要求5所述的设备，其另外包括测试解码器电路，其中所述测试解码器电路被配置成将所述控制信号提供到所述多路复用器。7.根据权利要求2所述的设备，其中所述测试同步电路另外包括被配置成响应于启用信号而启用所述命令/地址信号的控制逻辑电路。8.根据权利要求7所述的设备，其另外包括测试解码器电路，其中所述测试解码器电路被配置成将所述启用信号提供到所述控制逻辑电路。9.根据权利要求1所述的设备，其另外包括时钟控制器/缓冲电路，所述时钟控制器/缓冲器电路被配置成基于所述时钟信号产生第二时钟信号和与所述第二时钟信号互补的第三时钟信号并且将所述第二时钟信号提供到所述第一锁存器并且将所述第三时钟信号提供到所述第二锁存器，其中所述时钟信号的所述第一边沿是上升边沿并且对应于所述第二时钟信号的上升边沿，且所述时钟信号的所述第二边沿是下降边沿并且对应于所述第三时钟信号的上升边沿。10.根据权利要求1所述的设备，其另外包括外部衬垫，其中经由所述外部衬垫从测试装置提供所述命令/地址信号和所述时钟信号。11.一种系统，其包括：测试装置，其被配置成提供命令/地址信号和时钟信号；存储器装置，其耦合到所述测试装置，所述存储器装置包括：时钟输入电路，其被配置成接收所述时钟信号并且至少部分地基于所述时钟信号而产生内部时钟信...

【专利技术属性】
技术研发人员：张芫瑄，石川透，中西琢也，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：