本发明专利技术揭示了一种SGT MOS器件的制造方法，包括：在硅衬底上生长外延层并形成若干元胞沟槽，并形成第一氧化层、屏蔽栅和栅极沟槽；于栅极沟槽底部形成第二氧化层，栅极沟槽内壁形成第三氧化层，并在第二氧化层和第三氧化层上淀积栅极多晶硅，利用第二氧化层隔离栅极多晶硅；于元胞区的外延层上形成体区和源区；在外延层的表面淀积绝缘介质层，蚀刻形成接触孔；于元胞区顶层形成源极和栅极，于底层形成漏极，屏蔽栅、体区和源区和源极金属相连。本发明专利技术通过将体区和源极的接触转移到硅片表面，不需要在沟槽之间的硅片上刻蚀接触孔，取消了在沟槽之间的光刻，在同样实现体区连接源极达到同电位的目的下，本发明专利技术大幅减小沟槽间距，降低功率MOS管的导通电阻。低功率MOS管的导通电阻。低功率MOS管的导通电阻。
【技术实现步骤摘要】
一种自对准接触结构的SGT MOS器件的制造方法
[0001]本专利技术涉及半导体器件
，尤其是一种自对准接触结构的SGT MOS器件的制造方法。
技术介绍
[0002]在功率MOSFET领域，分栅沟槽MOS管(Split Gate Trench MOS，以下简称SGT MOS)是在目前中低压功率器件领域应用最广泛的结构之一。现有产品结构普遍为传统的SGT MOS结构，这种结构的沟槽间距较宽，对于100V的SGT MOS，需要更厚的氧化层，因此，为了满足应用要求，需要在设计上对元胞节距定义比较宽，使得器件尺寸很大，制造成本进而提升。
[0003]通过减小沟槽间距，可以提高器件的沟道密度，屏蔽栅可以进一步增强外延层的电场，从而大幅度降低SGT MOS器件的导通电阻，增大电流能力。元胞尺寸的大小取决于光刻、刻蚀精度，在当前设备能力已经到极限的情况下，无法在现有结构的基础上去将沟槽和接触的尺寸做的更小，相应的元胞尺寸就无法做的更小，在现有结构的基础上想得到更低的RDSON，变得非常困难，通过将自对准接触结构应用到SGT MOS上，可以大幅度减小沟槽间距，降低器件尺寸，使成本优势更加明显，同时对工艺结构优化，使得该方案更容易量产。
技术实现思路
[0004]应当理解，本公开以上的一般性描述和以下的详细描述都是示例性和说明性的，并且旨在为本公开提供进一步的解释。
[0005]本专利技术的目的是提供一种自对准接触结构的SGT MOS器件的制造方法，旨在减小器件尺寸，降低制造成本，克服因代工厂工艺、设备能力完成量产。
[0006]为了实现上述专利技术目的，本专利技术提供了一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，包括：
[0007]步骤一，在硅衬底上生长外延层并形成若干元胞沟槽；
[0008]步骤二，在所述元胞沟槽中形成第一氧化层、屏蔽栅和栅极沟槽；
[0009]步骤三，于所述栅极沟槽底部形成第二氧化层，所述栅极沟槽内壁形成第三氧化层，并在所述第二氧化层和所述第三氧化层上淀积栅极多晶硅，利用所述第二氧化层隔离所述栅极多晶硅；步骤四，于元胞区的所述外延层上形成体区和源区；步骤五，在所述外延层的表面淀积绝缘介质层，蚀刻形成接触孔；
[0010]步骤六，于所述元胞区顶层形成源极和栅极，于底层形成漏极，所述屏蔽栅、所述体区和所述源区和所述源极金属相连。
[0011]比较好的是，本专利技术进一步提供了一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，
[0012]所述步骤五中形成所述接触孔的步骤包括，对所述元胞区顶部的多晶硅和所述绝缘介质层进行刻蚀，露出所述元胞区的所述屏蔽栅、所述体区和所述源区，再对接触部位进
行淀积TI/TIN。
[0013]比较好的是，本专利技术进一步提供了一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，
[0014]所述步骤二包括，于所述栅极沟槽内壁用热生长方式形成所述第一氧化层。
[0015]比较好的是，本专利技术进一步提供了一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，
[0016]所述步骤四进一步包括，
[0017]通过离子注入，向所述外延层注入低浓度的P型杂质，通过退火扩散至所述元胞沟槽底部设定位置，形成所述体区；
[0018]通过所述源区光刻和离子注入，向所述元胞区进行高浓度的N型杂质注入，形成所述源区。
[0019]比较好的是，本专利技术进一步提供了一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，
[0020]所述栅极沟槽深度范围1～1.3μm，宽度范围0.4～0.7μm，所述栅极沟槽的间距范围0.5～0.8μm。
[0021]比较好的是，本专利技术进一步提供了一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，
[0022]所述第一、第二和第三氧化层的厚度根据实际应用的耐压要求确定。
[0023]比较好的是，本专利技术进一步提供了一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，
[0024]所述第三氧化层的厚度为1500A～1700A，
[0025]所述第一氧化层厚度范围1300～2000A，所述第二氧化层厚度范围为2000～3000A，所述第三氧化层的厚度范围为500～650A，所述隔离氧化层的厚度范围为1500～2000A。
[0026]本专利技术通过在栅极多晶硅顶部设置氧化层，对源极金属和栅极之间设置隔离。通过光刻使元胞区外延层表面同时存在屏蔽多晶硅、体区和源极，使源极金属可以同时与屏蔽多晶硅、体区和源极接触，不需要在沟槽间开接触孔，达到减小芯片面积的目的。
附图说明
[0027]现在将详细参考附图描述本公开的实施例。现在将详细参考本公开的优选实施例，其示例在附图中示出。在任何可能的情况下，在所有附图中将使用相同的标记来表示相同或相似的部分。此外，尽管本公开中所使用的术语是从公知公用的术语中选择的，但是本公开说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本公开。
[0028]下面，参照附图，对于熟悉本
的人员而言，从对本专利技术的详细描述中，本专利技术的上述和其他目的、特征和优点将显而易见。
[0029]图1为本专利技术实施例半导体基板的剖视结构示意图；
[0030]图2为本专利技术实施例形成沟槽的剖视结构示意图；
[0031]图3为本专利技术实施例形成屏蔽多晶硅的剖视结构示意图；
[0032]图4为本专利技术实施例形成栅极多晶硅的剖视结构示意图；
[0033]图5为本专利技术实施例形成体区的剖视结构示意图；
[0034]图6为本专利技术实施例形成源区的剖视结构示意图；
[0035]图7为图5或6中F－F剖视结构示意图；
[0036]图8为本专利技术实施例形成接触孔的剖视结构示意图；
[0037]图9为本专利技术形成接触孔的俯视图；
[0038]图10为本专利技术实施例最终形成SGT MOS的元胞剖视结构示意图；
[0039]图11进一步给出图10所示的SGT MOS结构示意图；
[0040]图12为SGT MOS器件正面示意图。
[0041]附图标记
[0042]100――硅衬底
[0043]1――外延层
[0044]2――沟槽
[0045]3――氧化层
[0046]4――屏蔽栅(屏蔽多晶硅)
[0047]5――栅电极(栅极多晶硅)
[0048]6――隔离氧化层
[0049]7――体区(Pbody)
[0050]8――源区(N+)
[0051]9――绝缘介质层(BPSG)
[0052]10――源极/栅极
[0053]11――漏极
[0054]9本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，包括：步骤一，在硅衬底上生长外延层并形成若干元胞沟槽；步骤二，在所述元胞沟槽中形成第一氧化层、屏蔽栅和栅极沟槽；步骤三，于所述栅极沟槽底部形成第二氧化层，所述栅极沟槽内壁形成第三氧化层，并在所述第二氧化层和所述第三氧化层上淀积栅极多晶硅，利用所述第二氧化层隔离所述栅极多晶硅；步骤四，于元胞区的所述外延层上形成体区和源区；步骤五，在所述外延层的表面淀积绝缘介质层，蚀刻形成接触孔；步骤六，于所述元胞区顶层形成源极和栅极，于底层形成漏极，所述屏蔽栅、所述体区和所述源区和所述源极金属相连。2.根据权利要求1所述的一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，所述步骤五中形成所述接触孔的步骤包括，对所述元胞区顶部的多晶硅和所述绝缘介质层进行刻蚀，露出所述元胞区的所述屏蔽栅、所述体区和所述源区，再对接触部位进行淀积TI/TIN。3.根据权利要求2所述的一种自对准接触结构的SGT MOS器件的制造方法，其特征在于，所述步骤二包括，于所述栅极沟槽内壁用热生长方式形成所述第一氧化层...
【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：上海晶岳电子有限公司，
类型：发明
国别省市：
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