合并缓冲器和包括合并缓冲器的存储器装置制造方法及图纸

本申请涉及合并缓冲器和包括合并缓冲器的存储器装置。根据本技术的存储器装置包括：存储器单元阵列，其被配置为包括具有多个存储器单元的平面；页缓冲器，其通过位线连接至多个存储器单元当中的至少一个存储器单元并且被配置为执行读取存储在与位线连接的至少一个存储器单元中的数据的感测操作；公共参考电压发生器，其被配置为生成公共参考电压；多个合并缓冲器，其被配置为使用公共参考电压生成参考信号；以及控制逻辑，其被配置为控制公共参考电压发生器和合并缓冲器的操作，使得基于参考信号生成的页缓冲器控制信号被提供给页缓冲器。缓冲器。缓冲器。

【技术实现步骤摘要】
合并缓冲器和包括合并缓冲器的存储器装置


[0001]本公开涉及合并缓冲器，并且更具体地涉及合并缓冲器和包括合并缓冲器的存储器装置。

技术介绍

[0002]储存装置是在诸如计算机或智能电话之类的主机装置的控制下存储数据的装置。储存装置可以包括其中存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置分为易失性存储器装置和非易失性存储器装置。
[0003]易失性存储器装置是仅在供电时才存储数据并且在供电被切断时丢失所存储的数据的装置。易失性存储器装置包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
[0004]非易失性存储器装置是即使切断电力也不丢失数据的装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。

技术实现思路

[0005]根据实施方式的存储器装置可以包括：存储器单元阵列，其被配置为包括具有多个存储器单元的平面；页缓冲器，其通过位线连接到存储器单元当中的至少一个存储器单元并且被配置为执行读取与位线连接的至少一个存储器单元中的数据的感测操作；公共参考电压发生器，其被配置为生成公共参考电压；多个合并缓冲器，其被配置为使用公共参考电压生成参考信号；以及控制逻辑，其被配置为控制公共参考电压发生器和合并缓冲器的操作以使得基于参考信号生成的页缓冲器控制信号被提供给页缓冲器。
[0006]根据实施方式的合并缓冲器可以包括：输入电路，其被配置为接收公共参考电压；至少一个恒定电流发生器，其被配置为生成具有恒定量值的恒定电流；至少一个电流镜组件，其被配置为生成具有彼此对应的量值的电流和镜像电流；至少一个电流感应组件，被配置为响应于镜像电流而输出电流；输出电路，其被配置为基于从电流感应组件输出的电流和镜像电流来生成参考信号；以及反馈组件，被配置为响应于从输出电路反馈的电压而生成电流。
附图说明
[0007]图1是例示根据实施方式的存储器系统的图。
[0008]图2是例示在根据图1的存储器控制器和存储器装置之间交换的信号的图。
[0009]图3是用于描述图1的存储器装置的图。
[0010]图4是例示图3的存储器单元阵列的实施方式的图。
[0011]图5是例示图4的存储块的图。
[0012]图6是例示其中图4的存储块以三维配置的实施方式的图。
[0013]图7是例示其中图4的存储块以三维配置的另一实施方式的图。
[0014]图8是例示根据图1的存储器装置中的多平面结构的图。
[0015]图9是例示图3的页缓冲器的实施方式的图。
[0016]图10是例示根据图9的第一感测信号至第三感测信号的参考信号的图的示例。
[0017]图11是例示在根据图10的参考信号当中针对每个平面独立地生成第一参考感测信号的图表的示例。
[0018]图12是例示用于针对每个平面单独地生成参考信号的方法的图的示例。
[0019]图13是例示用于针对每个平面单独地生成参考信号的另一方法的图的示例。
[0020]图14是根据图13的公共参考电压发生器的电路图的示例。
[0021]图15是例示根据温度不同地生成公共参考电压的图表的示例。
[0022]图16是例示根据图13的合并缓冲器的电路图的示例。
[0023]图17是例示根据图16的合并缓冲器的操作的电路图的示例。
[0024]图18是例示根据图16的合并缓冲器的另一实施方式的电路图的示例。
[0025]图19是例示根据图16的合并缓冲器的又一实施方式的电路图的示例。
[0026]图20是用于生成根据图16的偏置电压的电路图的示例。
[0027]图21是例示应用了根据图1的存储器系统的存储卡的图。
[0028]图22是例示应用了根据图1的存储器系统的固态驱动器(SSD)系统的框图。
具体实施方式
[0029]在根据本说明书或申请中公开的构思的实施方式的具体结构性描述或功能性描述仅被例示以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式来执行，并且描述不限于在本说明书或申请中描述的实施方式。
[0030]本公开的实施方式提供一种合并缓冲器以及包括合并缓冲器的存储器装置，该合并缓冲器快速地稳定参考信号并且支持过驱动和欠驱动功能。
[0031]本技术可以提供快速地稳定参考信号并支持过驱动和欠驱动功能的合并缓冲器以及包括合并缓冲器的存储器装置。
[0032]图1是例示根据实施方式的存储器系统的图。
[0033]参照图1，存储器系统1000可以包括其中存储数据的存储器装置1100，和/或根据主机2000的请求来控制存储器装置1100的存储器控制器1200。
[0034]主机2000可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和减载DIMM(LRDIMM)之类的各种通信方法中的至少一种与存储器系统1000通信。
[0035]存储器装置1100可以被实现为其中当供电被切断时数据丢失的易失性存储器装置或者其中即使供电被切断也保持数据的非易失性存储器装置。存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。例如，在编程操作期间，存储器装置1100可以从存储器控制器1200接收命令、地址和数据并且执行编程操作。在读取操作期间，存储器装置1100可以从存储器控制器1200接收命令和地址，并且将存储在与接
收到的地址相对应的位置(例如，物理地址)中的数据输出到存储器控制器1200。存储器装置1100可以被称为芯片或管芯以作为结束元件处理的单独的集成芯片(IC)。
[0036]存储器系统1000可以包括多个存储器装置1100，并且可以根据连接到存储器控制器1200的通道将多个存储器装置分组为多个存储器装置组1300。例如，在存储器装置当中，通过第一通道CH1连接到存储器控制器1200的存储器装置可以被称为第一组GR1。在存储器装置当中，通过第二通道CH2连接到存储器控制器1200的存储器装置可以被称为第二组GR2。图1例示了一组包括多个存储器装置。然而，一组可以包括单个存储器装置1100。
[0037]存储器控制器1200可以控制存储器系统1000的整体操作并且控制主机2000和存储器装置1100之间的数据交换。例如，当从主机2000接收到命令时，存储器控制器1200可以根据接收到的命令对与相应通道CH1至CHk连接的存储器装置组1300进行控制。存储器控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，该存储器装置包括：存储器单元阵列，所述存储器单元阵列包括具有多个存储器单元的多个平面；页缓冲器，所述页缓冲器通过位线连接到所述多个存储器单元当中的至少一个存储器单元并且执行读取存储在与所述位线连接的所述至少一个存储器单元中的数据的感测操作；公共参考电压发生器，所述公共参考电压发生器生成公共参考电压；多个合并缓冲器，所述多个合并缓冲器使用所述公共参考电压生成参考信号；以及控制逻辑，所述控制逻辑控制所述公共参考电压发生器和所述合并缓冲器的操作，使得基于所述参考信号生成的页缓冲器控制信号被提供给所述页缓冲器。2.根据权利要求1所述的存储器装置，其中，所述多个合并缓冲器中的每一个独立地生成针对所述多个平面当中的一个平面的所述参考信号，其中，所述参考信号对应于比预设参考电平高的过驱动电平和比所述预设参考电平低的欠驱动电平中的一个。3.根据权利要求1所述的存储器装置，其中，所述页缓冲器控制信号包括用于控制所述感测操作的第一感测信号、第二感测信号和第三感测信号，并且所述参考信号包括用于生成所述第一感测信号的第一参考感测信号、用于生成所述第二感测信号的第二参考感测信号和用于生成所述第三感测信号的第三参考感测信号中的至少一个。4.根据权利要求3所述的存储器装置，其中，所述页缓冲器包括：位线连接组件，所述位线连接组件响应于所述第一感测信号而电连接所述位线和公共感测节点；预充电
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感测组件，所述预充电
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感测组件包括感测放大器节点，所述预充电
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感测组件响应于所述第二感测信号而电连接所述公共感测节点和所述感测放大器节点并且响应于所述第三感测信号而电连接所述公共感测节点和感测节点；以及感测数据输出电路，所述感测数据输出电路输出与所述感测节点的电位电平相对应的数据。5.根据权利要求4所述的存储器装置，其中，所述位线连接组件包括第一NMOS晶体管，所述第一NMOS晶体管连接在所述位线和所述公共感测节点之间并且具有接收所述第一感测信号的栅电极，其中，所述预充电
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感测组件包括：第二NMOS晶体管，所述第二NMOS晶体管连接在所述公共感测节点和所述感测放大器节点之间并且具有接收所述第二感测信号的栅电极；第三NMOS晶体管，所述第三NMOS晶体管连接在所述公共感测节点和所述感测节点之间并且具有接收所述第三感测信号的栅电极；第四NMOS晶体管，所述第四NMOS晶体管连接在所述感测放大器节点和所述感测节点之间并且具有接收预充电信号的栅电极；以及第一PMOS晶体管，所述第一PMOS晶体管连接在电源和所述感测放大器节点之间并且具有连接到锁存节点的栅电极。6.根据权利要求1所述的存储器装置，其中，所述公共参考电压发生器包括：
运算放大器；第一初始电流发生器，所述第一初始电流发生器基于所述运算放大器的输出来生成第一初始电流；初始电流镜组件，所述初始电流镜组件生成与所述第一初始电流相对应的第二初始电流；以及温度补偿器，所述温度补偿器基于所述第二初始电流输出对所述位线的温度变化进行补偿的所述公共参考电压。7.根据权利要求6所述的存储器装置，其中，所述运算放大器包括：第一输入端子，所述第一输入端子接收减轻来自温度变化的影响的恒定电压；第二输入端子，所述第二输入端子电连接至所述公共参考电压发生器的输出节点以接收所述输出节点的电压的反馈；以及输出端子，所述输出端子放大并输出施加到所述第一输入端子和所述第二输入端子的信号之间的差值。8.根据权利要求6所述的存储器装置，其中，所述温度补偿器包括晶体管，所述晶体管具有与来自所述页缓冲器的接收所述页缓冲器控制信号中的至少一个的晶体管的阈值电压特性相对应的阈值电压特性。9.根据权利要求3所述的存储器装置，其中，所述多个合并缓冲器中的每一个包括：输入电路，所述输入电路接收所述公共参考电压；至少一个恒定电流发生器，所述至少一个恒定电流发生器生成具有恒定量值的恒定电流；至少一个电流镜组件，所述至少一个电流镜组件生成具有彼此对应的量值的电流和镜像电流；至少一个电流感应组件，所述至少一个电流感应组件响应于所述镜像电流而输出电流；输出电路，所述输出电路基于从所述电流感应组件输出的电流和所述镜像电流来生成所述参考信号；以及反馈组件，所述反馈组件响应于从所述输出电路反馈的电压而生成电流。10.根据权利要求9所述的存储器装置，其中，所述输入电路通过所述至少一个电流镜组件电连接到第一电源并且响应于所述公共参考电压而生成第一电流，并且所述反馈组件通过所述至少一个电流镜组件电连接到所述第一电源并且响应于所述反馈的电压而生成第二电流。11.根据权利要求10所述的存储器装置，其中，所述至少一个恒定电流发生器包括：第一恒定电流发生器，所述第一恒定电流发生器连接在作为所述输入电路和所述反馈组件的公共节点的第一节点和第二电源之间以输出恒定量值的第一恒定电流；以及第二恒定电流发生器，所述第二恒定电流发生器连接在所述输出电路和所述第二电源之间以输出具有恒定量值的第二恒定电流。12.根据权利要求11所述的存储器装置，其中，所述至少一个电流镜组件包括：第一电流镜组件，所述第一电流镜组件生成与所述第一电...

【专利技术属性】
技术研发人员：郑赞熙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：