半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法。为了提高Ｊ－ＦＥＴ的浪涌电阻，在Ｐ↑［＋＋］导电衬底１上形成Ｐ型外延层２和Ｎ型外延层３；在Ｎ型外延层３中形成Ｎ↑［＋］导电源极扩散层４和漏极扩散层５以及Ｐ↑［＋］导电栅极扩散层６；形成相反导电类型扩散层的防短路层８使其与源极扩散层４和漏极扩散层５的侧壁相邻。利用此构造，可以在器件的表面区域防止由浪涌电压引起的击穿，及改善其浪涌电阻。经形成在器件表面上的保护绝缘膜９中的孔，与源极扩散层４相连的源极电极１０和与漏极扩散层５相连的漏极电极１１形成在器件的表面一侧。栅极电极１２形成在衬底１的背面，且经形成在器件中的接触扩散层７与栅极扩散层６相连。

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及具有结型场效应晶体管(J-FET)的半导体器件的浪涌电阻的改善。
技术介绍
传统的J-FET的基本结构包括形成在P++导电衬底1上的P型外延层2、P型外延层2上的N型外延层3、以及形成在N型外延层3中的N+导电源极扩散层4、N+导电漏极扩散层5和P+导电栅极扩散层6，如图15。形成P+导电接触扩散层7，且其在图中未示出的一点处与栅极扩散层6相连。形成源极电极10和漏极电极11，且其经形成在保护绝缘膜9中的孔分别与源极扩散层4和漏极扩散层5相连。栅极电极12完全形成在衬底的背面，使其经衬底1连接至接触扩散层7(例如，参考JP-A 11-162993)。在具有上述基本结构的常规单元J-FET中，P++导电衬底1中的杂质浓度的数量级为1020cm-3；P型外延层2的杂质浓度和厚度分别为1015cm-3至1016cm-3和10μm至20μm；接触扩散层7的杂质浓度和厚度分别为1018cm-3至1020cm-3和10μm至30μm；N型外延层3的杂质浓度和厚度分别为1015cm-3至1016cm-3和2μm至20μm。源极扩散层4和漏极扩散层5的杂质浓度和厚度分别为1018cm-3至1020cm-3和1μm至3μm；栅极扩散层6的杂质浓度和厚度分别为1018cm-3至1020cm-3和1μm至5μm。在此条件下，可根据包含J-FET的器件的应用来生产各种单元J-FET。然而，上述传统J-FET结构存在问题，即在某些频率上，由于从J-FET周围的外围器件流入其源极电极10、漏极扩散层5或者栅极电极12(栅极扩散层6)的高电压噪声(此后称之为“浪涌电压”)，该J-FET结构会被电击穿(以下称作“浪涌击穿”)。参照图16说明浪涌击穿。图16为上述单元J-FET的示图。如示，P+导电栅极扩散层、以及P导电区域中的接触扩散层和P++导电衬底与栅极电极相连；而N+导电源极扩散层和N导电区域中的漏极扩散层分别与源极电极和漏极电极相连。如图所示，在电互连下驱动这种类型的J-FET，当上述的浪涌电压瞬间施加至源极扩散层或漏极扩散层与栅极扩散层之间时，就可以有很大的电流通过上述结构的PN结，尤其是源极扩散层与栅极扩散层之间的结构可能因此被击穿。当源极扩散层或漏极扩散层与栅极扩散层之间的间隔距离较窄时，这种类型的浪涌击穿就会更经常的发生。因此，减小源极扩散层或漏极扩散层与栅极扩散层之间的间隔距离较为困难，这将防碍进一步增加J-FET的密度。高密度单元J-FET的问题也存在于安装了J-FET的集成电路。
技术实现思路
考虑上述情况而提出本专利技术，其目的是提供一种具有J-FET的，该半导体器件提高了J-FET浪涌击穿的电阻(以下称作“浪涌电阻”)，还可提高其密度。本专利技术的半导体器件具有结型场效应晶体管，其包括在第一导电类型半导体区域沟道区的表面形成的、第一导电类型的高浓度扩散区的源极/漏极扩散区，以及不同于第一导电类型的第二导电类型的栅极扩散区，形成在源极/漏极扩散区之间，其中在栅极扩散区与源极/漏极扩散区之间的表面中形成防短路层。一般而言，当反向偏置的浪涌电压施加至J-FET的源极/漏极扩散区与栅极扩散区之间时，耗尽层可以较容易地在源极/漏极扩散区与栅极扩散区之间的表面延伸，并且由于伴随着耗尽层引起的击穿现象的雪崩产生较大电流而击穿PN结。在本专利技术的半导体器件中，防短路层形成在J-FET的表面区域中，其作用是阻止耗尽层延伸进入表面区域，从而防止雪崩击穿，由此提高J-FET的浪涌电阻。优选，防短路层形成在与源极/漏极扩散区相邻的衬底表面中。同样优选，防短路层形成在源极/漏极扩散区周围。同样优选，形成防短路层使其深度短于源极/漏极扩散区的深度。利用上述构造，该半导体器件的优势是防短路层未深陷入源极一边的电流路径，且对J-FET的电流性能的影响极少。此外，该半导体器件较好的保持了作为J-FET电特性的三极管区域特性。优选，防短路层是第二导电类型的扩散层，或者是浓度高于半导体区域、低于源极/漏极扩散区的第一导电类型的扩散层。同样优选，防短路层形成在与栅极扩散区相邻的衬底表面中。同样优选，防短路层形成在栅极扩散区周围。同样优选，形成防短路层使其深度短于栅极扩散区的深度。利用上述的构造，该半导体器件的优势是防短路层未深陷入栅极底部的沟道区，且对J-FET的栅极控制几乎没有影响。此外，该半导体器件较好的保持了作为J-FET电特性的互导特性。优选，防短路层是第一导电类型的扩散层，或者是浓度低于栅极扩散区的第二导电类型的扩散层。本专利技术的半导体器件可以设计为，半导体区域在第二导电类型的高浓度衬底上形成，且栅极扩散层的一部分经从衬底表面一边形成的接触扩散层电连接，因此，其可以达到第二导电类型、高浓度衬底。利用这种构造，栅极电极可以在J-FET衬底的背面形成，并且这有利于半导体器件的外部连接。本专利技术的半导体器件可以设计为源极/漏极扩散区如梳齿般彼此相对排列，并且源极/漏极电极形成在源极/漏极扩散区上。利用这种构造，源极/漏极扩散区和栅极扩散区可以如梳齿般高密度的排列，从而提供高速、节能、且操作性能提高的J-FET单元。本专利技术半导体器件的制造方法包括步骤向第一导电类型半导体区域表面的预定区域引入第一离子杂质，从而形成包括第一导电类型高浓度扩散区的源极/漏极扩散区的步骤；在源极/漏极扩散区之间引入第二离子杂质，从而形成不同于第一导电类型的第二导电类型的栅极扩散区的步骤；以及在栅极扩散区与源极/漏极扩散区之间的表面引入第三离子杂质，从而形成防短路层的步骤，该方法的特征在于形成了具有防短路层的J-FET。优选，第三离子杂质和第二离子杂质的导电类型相同，且形成防短路层的步骤在形成栅极扩散区的步骤和形成源极/漏极扩散区的步骤之后。根据上述制造方法，防短路层可以精确地形成在与源极/漏极扩散区或栅极扩散区的末端相邻的区域，或者形成在栅极扩散区与源极/漏极扩散区之间预定的区域。此外，根据上述方式精确形成的防短路层的深度短于源极/漏极扩散区或栅极扩散区的深度。附图说明图1为用于解释本专利技术第一实施例的单元J-FET的截面图；图2为用于解释本专利技术第一实施例的作用和优点的示意截面图；图3示出了本专利技术第一实施例的J-FET的制造过程的截面图；图4示出了本专利技术第一实施例的J-FET的另一制造过程的截面图；图5示出了本专利技术第一实施例的J-FET的又一制造过程的截面图；图6为用于解释本专利技术第一实施例的单元J-FET的一种商业产品应用实例的示意平面图；图7为沿平面图6的线A-A’截取的截面图；图8为用于解释本专利技术第二实施例的单元J-FET的截面图；图9为用于解释本专利技术第三实施例的单元J-FET的截面图；图10为用于解释本专利技术第四实施例的单元J-FET的截面图；图11为用于解释本专利技术第五实施例的单元J-FET的截面图；图12为用于解释本专利技术第六实施例的单元J-FET的截面图；图13为用于解释本专利技术第七实施例的单元J-FET的截面图；图14为用于解释本专利技术第八实施例的单元J-FET的截面图；图15为用于解释现有技术的单元J-FET的截面图；以及图16为用于解释现有技术中的浪涌击穿的单元J-FET的示意截面图。具体实施例方式下面，将参照附图描述本专利技术的实施例。本发本文档来自技高网...

【技术保护点】
一种具有结型场效应晶体管的半导体器件，该结型场效应晶体管包括：源极扩散区和漏极扩散区，形成在第一导电类型半导体区域的沟道区表面中，且由第一导电类型的高浓度扩散区构成；以及栅极扩散区，由不同于第一导电类型的第二导电类型构成，且 形成在源极扩散区与漏极扩散区之间；其中防短路层形成在栅极扩散区与源极扩散区和漏极扩散区中的至少一个之间的表面中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郡司浩幸，大泷哲史，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]