一种产生其中布置有光学邻近校正特征的掩模设计的方法，该方法包括步骤：获得具有将被成像在基片上的特征的希望的目标图案；根据该目标图案确定第一干涉图，第一干涉图定义了该将被成像的特征中的至少一个特征和邻近该至少一个特征的场区之间的相长干涉的区域；基于由所述第一干涉图确定的相长干涉区域，在掩模设计中放置具有第一相的第一组辅助特征；基于该第一组辅助特征确定第二干涉图，该第二干涉图定义该第一组辅助特征的辅助特征和邻近该第一组辅助特征的辅助特征中的至少一个的场区域之间的相长干涉的区域；和基于由该第二干涉图确定的相长干涉区域在掩模设计中放置具有第二相的第二组辅助特征，其特征在于第一相不等于第二相。
【技术实现步骤摘要】
本专利技术涉及光刻技术，特别涉及一种利用干涉图将光学邻近校正特征应用于掩模布局的方法。另外，本专利技术涉及一种利用光刻装置的器件制造方法，其中光刻装置包含用于提供辐射投影光束的辐射系统；一个支持掩模的掩模台，用于图案化投影光束；一个支持基片的基片台；一个投影系统，用于将图案化的投影光束投影到基片的目标部上。
技术介绍
光刻投影装置(工具)可以用于例如集成电路(IC)的制造。在这种情况下，掩模包含相当于单层IC的电路图案，该图案可以成像在已涂敷辐射敏感材料(抗蚀剂)层的基片(硅晶片)的目标部上(例如，包括一个或多个管芯(die))。一般的，单一的晶片将包含相邻目标部的整个网络，该目标部由投影系统连续地一次辐射一个。光刻投影装置的一种类型是，通过一次曝光目标全部掩模图案到目标部上辐射每一目标部；这种装置通常称作是晶片步进器。另一种装置一通常被称作步进一扫描装置一通过在投射光束下，以给定的参考方向(“扫描”方向)依次扫描掩模图案辐射每一目标部，而以平行或者反向平行方向同步扫描基片台；因为，一般的，投影系统有一个放大系数M(通常＜1)，在所扫描的台处的速度V是在此所扫描掩模台速度的M倍。收集如这里描述的关于光刻器的多个信息，例如美国专利US6,046,792，在此引入作为参考。在用光刻投影装置进行制造的方法中，掩模图成像在至少一部分由一层辐射敏感材料(抗蚀剂)覆盖的基片上。现有的这种成像步骤，基片可进行各种工艺，如涂底漆、涂敷抗蚀剂和软烘烤。在曝光后，基片可进行其它的工艺，如曝光后烘烤(PEB)，显影，硬烘烤和测量/检查成像特征。这一系列工艺用作对器件、如IC单层图案化的基础。这种图案化的层然后可进行各种不同的处理如刻蚀、离子注入(掺杂)、金属化、氧化、化学-机械抛光等，完成所有预计处理形成一单层。如果需要多层，那么必须对每一新层重复全部步骤或者它们的改型。然后，器件阵列在基片(晶片)上出现。这些器件被其它技术如切割或者锯断彼此分离，其它单个器件可以安装在载体上，以管脚连接等。关于这些步骤的进一步信息可从例如“微型芯片制造半导体加工实践入门，第三版，(Microchip FabricationA Practical Guide to Semiconductor Processing)”一书中获得，该书的作者是Peter van Zant，McGraw Hill Publishing Co.，1997，ISBN0-07-067250-4，在此引入作为参考。光刻装置可以是具有两个或者多个基片台(和/或两个或者多个掩模台)的类型。在此种“多级式”器件中，可以并行使用附加台，或者可以在一个或多个台上进行准备步骤，而一个或多个其它台用于曝光。例如，在美国专利US5,969,441和WO 98/40791中描述的双级光刻装置，在此引入作为参考。上述光刻掩模包含相应于将被集成在硅晶片上的电路组成部分的几何图案。用于产生这种掩模的图案利用CAD(计算机辅助设计)程序生产，这种方法通常被称为EDA(电子设计自动化)。大多数CAD程序按照一系列预先设定的设计规则来制造功能性掩模。这些规则通过处理和设计限制来设置。例如，设计规则决定了电路装置(例如门、电容器等)之间或者互连线之间的空间容忍度，用以保证电路装置或者线之间不会以不希望的方式相互作用。当然，集成电路制造的目的之一是在晶片上(通过掩模)完全再现原始的电路设计。另一个目的是尽可能多地使用半导体面积(real estate)。但是，随着集成电路尺寸的缩小和其密度的增加，相应掩模图的CD(临界尺寸)受到光学曝光仪分辨率的限制。曝光装置的分辨率被定义为曝光装置可以在晶片上进行重复曝光的最小特征。当前曝光装置的分辨率值经常限制许多高级IC电路设计的CD。以足够的处理宽容度对涂覆有抗蚀剂的晶片上的具有尺寸和间距远低于曝光波长的特征的IC器件图案化，在今天已经变成了重要的制造挑战。对下一代光刻而言，具有不可估量的经济的和技术的挑战，因此半导体工业已经对拓展现有曝光波长技术变得越来越感兴趣。根据Raleigh公式，如果使用相同的曝光波长，一代接一代的来减小设计规则最小特征间距，那么必须利用更高的数值孔径的曝光装置，或者更低的参数k1。在最近20年，参数k1已被普遍的作为光刻处理能力的标准。k1越低，加工变的更加困难。最小间距可定义为1/2最小间距＝k1(波长/数值孔径)尽管工业已经推进曝光仪的供应者来发展高数值孔径曝光仪(NA＞0.90)，为了制造，同样寻找许多方法使加工能力达到更低的k1。显而易见，低k1光刻方法是现在半导体制造的主流。大家知道，在许多低k1技术中，可以使用高的NA和离轴照射系统(OAI)技术，结合二进制或者具有光学邻近校正(OPC)的相移掩模(PSM)。尤其散射条(SB)或辅助特征OPC特别吸引人并且已在实际制造中使用，因为它经济并且可以有效的应用于明场和暗场掩模类型中的所有临界掩模层。正如详细解释的，例如，在USP Nos.5,242,770和5,447,810中，SB OPC指的是亚分辨率辅助特征，增加它在掩模上用于补充原有的设计特征。SB操作是为了增强主特征的印刷能力，不过SB本身不能被印刷。因此，SB与主特征在光学邻近范围内相互作用来增强主特征的印刷能力，尽管SBs本身不能被印刷。将SB特征宽度仔细的调整到印刷分辨力以下，并且利用光刻胶的非线性响应，上述方法是部分可行的。为了从SB的推广应用中取得最大收益，SB的放置必须是最佳的。对于线型或者槽式结构，SB放置规则很可能会有快速的发展。不过，基于现存的基于规则的方法，对于任何的二维(2D)特征，例如接触孔或者通孔，为了满足在亚波长时间距特征的印刷性能要求，目前不可能取得令人满意的印刷操作。这是由于以下事实，将基于规则的方法应用于实现SB的最佳化放置用以增强例如亚-波长间距接触孔的印刷能力是非常困难的。一种基于-模型的将SB应用到掩模设计的自动放置方法已经被研究过以作为一种对于前面的与利用基于规则的方法有关的问题的可行性方案。例如，2004年1月1日提交的USP申请Nos.10/756,830，和2004年6月29日提交的USP申请Nos.10/878,490，公开了在利用干涉图(interference map IM)的掩模涉及中放置SBs和非打印相特征的概念，两个专利都转让给本专利技术的受让人，都在此全部引入作为参考。为了制造目的，这个概念已经被证明可行，将这些概念应用到制造有价值的工具中，尤其是处理复杂的掩模设计时，它仍然可以作为一种具有挑战性的方法。因此，一直存在着一种将SB应用到掩模设计的方法需求，所述掩模设计基于目标掩模设计的干涉图，它简化了应用过程和进一步提高了印刷能力。
技术实现思路
为了努力去解决前述需求，本专利技术的目标之一是提供一种可执行的系统方法，利用基于模型的方法自动地将相平衡SB特征应用于基于与掩模设计有关的干涉图的掩模设计。进一步地讲，不可印刷的0-相SB特征必须与不可印刷的π-相SB特征平衡，以保证0-相SB特征的不可印刷性，和防止印刷过程中对主设计特征精度的降低。本专利技术遵循的基于模型的方法允许放置此种π-相SB特征。更加详细地，本专利技术涉及一种制造其中设置有光学邻近校正特征的掩模设计本文档来自技高网...
【技术保护点】
一种产生其中布置有光学邻近校正特征的掩模设计的方法，所述方法包括如下步骤：获得具有将被成像在基片上的特征的希望的目标图案；根据所述目标图案确定第一干涉图，所述第一干涉图定义了所述将被成像的特征中的至少一个特征和邻近所述至少一个特征的场区之间的相长干涉的区域；基于由所述第一干涉图确定的相长干涉区域，在掩模设计中放置具有第一相的第一组辅助特征；基于所述第一组辅助特征确定第二干涉图，所述第二干涉图定义所述第一组辅助特征的辅助特征和邻近所述第一组辅助特征的所述辅助特征中的至少一个辅助特征的场区域之间的相长干涉的区域；和基于由所述第二干涉图确定的相长干涉区域在掩模设计中放置具有第二相的第二组辅助特征，其特征在于所述第一相不等于所述第二相。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：X施，JF陈，T莱迪，KE瓦姆普勒，D范登布洛克，
申请(专利权)人：ASML蒙片工具有限公司，
类型：发明
国别省市：NL[荷兰]
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