一种存算一体化的叠层铁电隧道结制造技术

本发明专利技术公开了一种存算一体化的叠层铁电隧道结。该叠层铁电隧道结自下往上的结构为：第一层为半导体衬底，用作底电极；第二层为铁电体；第三层为金属或半导体，用作中间电极；第四层为铁电体；第五层为介电体；第六层为金属，用作顶电极；底电极与顶电极的材料不同，或者两者材料相同但厚度不同，或者两者材料与厚度均不同。本发明专利技术设计的器件中，所有的铁电隧道结都可以被独立地调制，从而能够实现“与”、“或”、“与非”、“或非”等逻辑运算，具有鲜明的存算一体特性。而且，由于铁电隧道结开关功耗低且没有其他电路元件耗费能量，该器件在进行逻辑运算过程中产生的整体功耗非常低。辑运算过程中产生的整体功耗非常低。辑运算过程中产生的整体功耗非常低。

【技术实现步骤摘要】
一种存算一体化的叠层铁电隧道结


[0001]本专利技术属于半导体
，具体涉及一种存算一体化的叠层铁电隧道结。

技术介绍

[0002]现代电子设备朝着智能化、轻量化、便携化快速发展，但是智能大数据处理挑战与冯诺依曼计算架构瓶颈成为当前电子信息领域的关键矛盾之一；同时，器件尺寸微缩(摩尔定律失效)带来的功耗与可靠性问题进一步加剧了该矛盾的快速恶化。近年来以数据为中心的新型计算架构，例如存算一体技术，受到人们的广泛关注。在经典的冯诺依曼计算架构中，数据存储与处理是分离的，存储器与处理器之间通过数据总线进行数据传输，一方面，数据总线的有限带宽严重制约了处理器的性能与效率，另一方面，存储器与处理器之间存在严重性能不匹配问题。而存算一体技术，旨在把传统以计算为中心的架构转变为以数据为中心的架构，其直接利用存储器进行数据处理，从而把数据存储与计算融合在同一个芯片当中，可以彻底消除冯诺依曼计算架构瓶颈，特别适用于深度学习神经网络这种大数据量大规模并行的应用场景。在高能效低成本智能存算一体芯片的硬件支撑下，随着5G通信与物联网技术的成熟，智能万物互联时代即将来临。
[0003]近年来，各种非易失性存储器(NRAM)，例如阻变存储器(RRAM)、相变存储器(PCM)、铁电存储器(FeRAM)、磁存储器(MRAM)、闪存(Flash)等频繁见诸于各大期刊，NRAM技术的不断突破为存算一体的高效实施带来了新的曙光。这些非易失性存储器的电阻式存储原理可以提供固有的计算能力，因此可以在同一个物理单元地址同时集成数据存储与数据处理功能。然而，这种存算一体计算架构的能效利用是否足以满足未来计算系统的要求却鲜有人提及。存算一体系统的能耗主要来源于两个方面，一是电阻转换过程需要消耗能量，二是电路中的其他元件例如电阻和晶体管会不可避免地产生热量损失。如何尽可能地降低能耗是存算一体系统实现商业化应用亟待解决的问题。
[0004]铁电存储器因其阻变时间极短(～ns)，读写功耗极低而备受青睐。传统的铁电存储器是利用铁电体极化翻转的特性来实现信息的存储。铁电薄膜(～100nm)夹在两个电极之间，通过在电极之间施加不同极性的电场来控制剩余极化的方向。然而铁电薄膜的厚度过大会导致产生非常小的读出电流，严重限制了器件的小型化。研究人员发现当铁电层厚度减小到几个晶格厚度时，电子的隧穿效应大大增强且仍具有铁电性，这种以铁电超薄膜为势垒层，在其两面夹以电极的异质结构被称为铁电隧道结(FTJ)。铁电隧道结具有量子隧穿和和电阻反转两种特性，其隧穿电阻(TER)可以通过改变铁电层的极化方向从而改变势垒的高度和宽度来调节。在铁电体表面存在着极化电荷，这些极化电荷与铁电体/电极界面附近的电子在一定范围内相互作用，超过该范围极化电荷的影响将被屏蔽，这一范围被定义为屏蔽长度δ，这种不完全的屏蔽将导致铁电薄膜和电极界面处产生静电势P，P的大小和δ呈正相关关系。由于铁电体两侧电极的屏蔽能力不同，在界面处极化电荷的影响下，两侧界面处的势垒高度将产生差异，从而导致隧道结电阻的差异。
[0005]复杂的布尔逻辑运算仅由单个忆阻器是无法完成的，因此常常需要辅以外围电路
来实现。目前基于忆阻器存内计算的电路结构主要有三种，分别是一个忆阻器一个电阻(1M1R)，一个忆阻器一个晶体管(1M1T)，一个忆阻器一个晶体管一个电阻(1M1T1R)。1M1R结构非常简单，易于构造，但负载电阻的发热耗费了大量能量，且无法实现“与非”、“或非”等逻辑运算。1M1T更类似于CMOS结构，静态功耗低，具有出色的逻辑运算能力，但引入了额外的晶体管单元，增加了制备难度和器件面积。1M1T1R具有出色的动态漏电流调控能力，但同样存在功耗和集成度的问题。因此目前迫切需要一种新型的器件单元或电路结构来解决这些痛点。

技术实现思路

[0006]为了进一步降低存内计算过程中的电路总功耗，本专利技术提供了一种基于叠层铁电隧道结的新型存算一体化器件，该器件能够实现多种逻辑运算，且在运算过程中产生的整体功耗非常低。
[0007]本专利技术采用的技术方案如下：
[0008]一种存算一体化的叠层铁电隧道结，其自下往上的结构为：第一层为半导体衬底，用作底电极；第二层为铁电体；第三层为金属或半导体，用作中间电极；第四层为铁电体；第五层为介电体；第六层为金属，用作顶电极；所述底电极与顶电极的材料不同，或者两者材料相同但厚度不同，或者两者材料与厚度均不同。
[0009]优选地，所述第二层的材料为BaTiO3、Zr:HfO2或BiFeO3，厚度为1～5nm。
[0010]优选地，所述第三层的厚度为10～30nm。
[0011]优选地，所述第四层的材料为BaTiO3、Zr:HfO2或BiFeO3，厚度为1～5nm。
[0012]优选地，所述第五层的厚度为1～3nm。
[0013]优选地，所述第六层的厚度为30～50nm。
[0014]虽然铁电忆阻器自身开关功耗极低，但在具体的复杂逻辑运算电路中，需要引入其他忆阻器或者耗能元件如电阻、电容等。为了避免引入其他耗能元件，本专利技术提出使用FTJ堆叠方式，将两个FTJ忆阻器集成为同一器件，为确保电极输出信号高低电平的正确切换，叠层FTJ器件需满足两个条件：(1)FTJ 1和FTJ 2电流开关比足够大(≥100)；(2)FTJ 1和FTJ 2电流开关比和关态电阻接近。考虑到铁电薄膜两侧电极对极化电荷的屏蔽程度，为满足条件(1)，FTJ 1和FTJ 2的顶电极和底电极应为非对称设计，即选用不同的电极材料或者厚度不同。为满足条件(2)，本专利技术选择在FTJ 2中插入一层氧化物介电薄膜，介电薄膜对FTJ的电流开关比性能有一定的调控能力(Ryu,H.,Wu,H.,Rao,F.et al.Ferroelectric Tunneling Junctions Based on Aluminum Oxide/Zirconium
‑
Doped Hafnium Oxide for Neuromorphic Computing.Sci Rep 9,20383(2019))。
[0015]本专利技术的器件中所有的铁电隧道结都可以被独立地调制，从而能够实现“与”、“或”、“与非”、“或非”等逻辑运算，具有鲜明的存算一体特性。相比于现有1M1T结构电路，本专利技术使用叠层FTJ仅需单一器件，集成度可以更高。而且1M1R结构中负载电阻消耗大量能量，严重限制了逻辑运算的能量利用效率。本专利技术的叠层FTJ器件由于铁电隧道结开关功耗低且没有其他电路元件耗费能量，其能量利用效率理论上可达100％，相比于1M1R结构，能量利用效率大幅提升，电路总功耗大幅降低。
附图说明
[0016]图1是本专利技术实施例的叠层FTJ器件结构示意图；
[0017]图2是图1器件的简化图，标注了顶电极(TE)、中间电极(ME)以及底电极(BE)的位置。
[0018]图3是本专利技术实施例器件的FTJ 1和FTJ 2在
±
5V、100μs脉冲刺激下的电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存算一体化的叠层铁电隧道结，其特征在于，该叠层铁电隧道结自下往上的结构为：第一层为半导体衬底，用作底电极；第二层为铁电体；第三层为金属或半导体，用作中间电极；第四层为铁电体；第五层为介电体；第六层为金属，用作顶电极；所述底电极与顶电极的材料不同，或者两者材料相同但厚度不同，或者两者材料与厚度均不同。2.根据权利要求1所述的一种存算一体化的叠层铁电隧道结，其特征在于，所述第二层的材料为BaTiO3、Zr:HfO2或BiFeO3，厚度为1～5nm。3....

【专利技术属性】
技术研发人员：李智强，商尚炀，夏奕东，殷江，
申请(专利权)人：南京大学，
类型：发明
国别省市：