一种降低导电层与掩模层间的应力的方法，包含于该导电层上方形成该掩模层之前，进行一含氮气体的等离子体处理以改质一导电层与一掩模层接触的表面的步骤。该方法可用于栅极的制造，此栅极制造方法包含下列步骤：提供一衬底；以及于衬底上依序沉积一氧化层、一导电层、及一掩模层，以形成一栅极堆叠结构。其中，于沉积掩模层之前，进行一含氮的气体的等离子体处理以改质导电层表面。本发明专利技术还提供一种制造栅极的方法。
【技术实现步骤摘要】
本专利技术涉及一种半导体元件的制造方法；尤其，关于一种具降低导电 层与掩模层间应力的栅极的制造方法。
技术介绍
随着集成电路技术的进步，电子元件尺寸讲求短小轻薄，相对地使得 电子元件的集成度必须提高，电路切换速度必须加快，而且电子元件耗电 量亦必须随之降低。其中，于金属氧化物半导体场效应晶体管(MOSFET) 中，藉由降低栅极电阻的手段，便可达到减少电阻及电容(RC)所造成的信 号延迟的目的，提升电子元件的操作效能。前述现有常见的栅极结构中，包含栅极氧化层、导电层以及保护该导 电层的掩模层。其中，为降低栅极电阻，栅极结构的导电层通常包含一经 掺杂的多晶硅层，以及一金属硅化物层或其它金属层等。期藉由金属(硅 化物)层低电阻的特性，达到降低栅极电阻、提升元件效能的目的。另一 方面，掩模层通常以氮化硅作为主要的材料，以于后续的相关工艺中(例如 自对准接触窗蚀刻工艺)有效地保护导电层，并达到隔离栅极导电层的目的。然而，进行此栅极的相关工艺时，导电层与掩模层之间常有剥离(peeling) 的现象发生，严重影响生产成品率。举例而言，于现有双通道同步动态随 机存取存储器(double data rate synchronous dynamic random access memory, DDR SDRAM)的工艺中，便可能因此而有百分之一以上，甚至百分之十以 上的成品率损失。目前已知的现有技术中已有敖种减少前述导电层与掩模层间剥离现象 的数种解决方案。例如l.于沉积导电层之后，进行750。C的快速热退火(rapid thermal annealing, RTA); 2.于沉积导电层之后，进行80CTC的快速热退火 (rapid thermal annealing, RTA); 3.于沉积导电层之后，通入氮气并进行800 。C的退火；以及4.于形成掩模层前，先形成一层緩冲层于导电层之上。前述数种可能的解决方案于工艺步骤及结果上仍多有不足。举例而言， 退火工艺虽能消除材料中累积的内应力，但因退火工艺对环境及衬底中的 氧气成分十分敏感，若未妥善控制，则易影响工艺的稳定性和重复性，更 增加了工艺的不^_。因此，为减少栅极中导电层与掩模层间的剥离状况产生，业界亟须一 种能符合上述要求、技术简便且能提高产品成品率的方法。
技术实现思路
本专利技术的一目的，在于提供一种降低导电层与掩模层间的应力的方法， 包含于该导电层上方形成该掩模层之前，进行一含氮气体的等离子体处理 以改质导电层与掩模层接触的表面。本专利技术的又一目的，在于提供一种制造栅极的方法，此方法包含下列步骤提供一衬底；以及于衬底上依序沉积一氧化层、 一导电层、及一掩 模层，以形成一栅极堆叠结构。其中，于沉积掩模层之前，进行一含氮的 气体的等离子体处理以改质导电层表面。在参阅附图及随后描述的实施方式后，本专利技术所属
具有通常 知识者当可轻易了解本专利技术的基本精神及其它专利技术目的，以及本专利技术所采 用的技术手段与优选实施例。附图说明图1为应用本专利技术实施例的流程图； 图2A为应用本发W 面图；以及图2B为应用本专利技术实施例的栅极结构剖面图 附图标记说明201 205 209 215衬底多晶硅层掩模层间隙壁203 207 5l3介电层 导电层栅极堆叠结构具体实施方式鉴于现有技术未能针对栅极结构中导电层与掩模层间的剥离现象提出 有效的解决方案，本案专利技术人特研究分析该剥离状况的可能成因。经研究发现，于一栅极结构的具体实施例中，导电层材料包含硅化鴒， 而掩模层的材料包含氮化硅，当于该两者相迭之后，掩模层对导电层产生 不同压力时，所产生剥离的情形亦不相同。例如，当于接合处应力为0百万帕斯卡(MPa)的应力后，根据实际统计的结果，导电层与掩模层间产生剥 离现象的数目较高；当应力降低为-100百万帕斯卡后，两者间产生剥离的 数目有降低的趋势；若进一步将应力降低至-200百万帕斯卡后，则发现导 电层与掩模层间产生的剥离数目明显减少。此即，剥离现象随着导电层与 掩模层间的应力的增加而趋于严重。换言之，剥离现象的成因可能来自导 电层与掩模层间材料结构的差异而产生应力所致。基于上述发现，本专利技术提供一种使导电层表面改质的方法，以降低导 电层与掩模层间的应力，从而改善导电层与掩模层间的剥离问题，提升栅极工艺的成品率。以下将以一制造栅极的方法为例，完整详细地说明本专利技术，其流程图 如图l所示。配合图2A及2B,此栅极制造方法包含下列步骤于步骤101 中，提供一衬底201。接着执行步骤l'Ci'3,于衬底201上形成一介电层203。 于优选实施例中，该介电层203可以是，举例言之(但不以此为限)， 一氧化 层，其可利用热氧化法形成。步骤105为于该介电层203上形成一多晶硅 层205。该多晶硅层205可以低压化学气相沉积法，以加热解离硅曱烷的方 式沉积而得。其次，步骤107于多晶硅层205上形成一导电层207。该导电层207优 选为一金属层。举例言之(但不以此为限)，该导电层207可为鴒金属层或为 硅化鴒层的含鵠层。其中以硅化鴒层为例，可藉由低压化学气相沉积法， 由六氟化鴒与硅曱烷反应沉积形成该层207。接着执行步骤109，针对导电层207进行一导电层表面的改质处理。于 一具体实施例中，此表面处理利用一含氮的等离子体气体轰击该导电层表 面，如图2A所示。其中，该含氮的气体可选自下列群组氨气、氮气、及 其组合，且优选为氨气。将该含氮的气体于200W或更高的能量下形成等 离子体气体，轰击该导电层表面5秒或更长的时间。于此，有别于现有技术需于750。C或更高的温度进行热退火工艺，进行本专利技术方法前述步骤时， 无须经热退火处理，且无须针对晶片衬底的温度进行相当的控制，从而， 有助于P务低整个工艺的热预算。再于步骤lll中，沉积一掩模层209。于一具体实施例中，掩模层209 是一介电层，举例言之(但不以此为限)，是一氮化硅层。于步骤113中， 图案化上述氧化层、多晶硅层205、导电层207及掩模层209，以形成一栅 极堆叠结构213。在步骤115中，沉积覆盖栅极堆叠结构213的一绝缘层。 最后在步骤117中，对绝缘层进行非等向性蚀刻，以于该栅极堆叠结构213 的侧边形成一间隙壁215。之后，便可得如图2B所示的栅极结构。下表显示于半导体工艺中的，未经本专利技术的减少应力处理的第一晶片 与经施加本专利技术的降低导电层与掩模层间应力方法的第二晶片，两者的缺 陷晶粒数及缺陷数。其中，「缺陷数」指在晶片上所发生的缺陷数目，而r缺 陷晶粒数」指晶片上具缺陷的最小操作单位面积的个数。由表中可知，未 经处理的第一晶片的缺陷数为270个，缺陷晶粒数则为170粒；相较之下， 经本专利技术处理以氮气的第二晶片的缺陷数仅为60个，缺陷晶粒数则只有21 粒，不论缺陷数，或是缺陷晶粒数均远少于第一晶片。是故，于工艺中进 行本专利技术的减少应力方法后，能明显改善剥离发生。<table>table see original document page 7</column></row><table>综上所述，由于本专利技术针对栅极中硅化鴒导电层与氮化硅掩模层间的 接触面进行改质，因此硅化鴒层与氮化硅层的接触面将改变为氮化硅层本文档来自技高网...
【技术保护点】
一种降低导电层与掩模层间的应力的方法，包含于该导电层上方形成该掩模层之前，进行一含氮气体的等离子体处理以改质该导电层与该掩模层接触的表面。
【技术特征摘要】
【专利技术属性】
技术研发人员：杨宗勋，吴孝哲，陈丰钧，潘建勋，
申请(专利权)人：茂德科技股份有限公司，
类型：发明
国别省市：71[]
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