用于电气封装体的电性测试的测试插座制造技术

一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中测试电路板具有多个测试垫，且电气封装体具有多个接点于电气封装体的一接点面，而这些接点是着一对齐线来排列，测试插座包括一绝缘本体与多个探针。绝缘本体具有一承接面，用以承接电气封装体的接点面。多个探针穿设于绝缘本体之内，用以分别作为这些接点与这些测试垫之间的电性通道，其中这些探针适于分别接触这些接点，且这些探针的至少三个相邻的探针对应于对齐线呈交错排列。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种测试插座，且特别是有关于一种应用于电气封装体的电性测试的测试插座。
技术介绍
当集成电路(IC)芯片封装形成为封装体之后，通常都会对测试组件进行元件阶段测试，以剔除不良的封装体，来确保封装体的出货品质。此外，为了确保封装体于安装至电脑系统以后，其能与系统配合而正常运作，更可对封装体进行系统阶段测试，这对于高阶或高成本的IC芯片的封装体来说是有必要的。依照封装体的封装型态的不同，封装体的测试组件也会有所不同。就四方扁平无接脚(Quad Flat No-lead，QFN)封装型态的封装体而言，其测试组件包括一测试电路板及一测试插座，其中测试插座安装至测试电路板上。测试插座包括一绝缘本体及多根弹性探针(pogo-pin)，其中这些弹性探针穿设于绝缘本体之内，且这些弹性探针的排列对应于待测的QFN封装体的电极凸块接点作配置。此外，测试电路板的对应于测试插座的部分表面亦具有多个测试垫，且这些弹性探针的下端是分别弹性地接触这些测试垫。当QFN封装体安装至测试插座，且QFN封装体的接点面接触绝缘本体的承接面时，这些弹性探针的上端分别接触这些QFN封装体的接点面上的电极凸块接点，使得这些弹性探针将分别作为QFN封装体的这些电极凸块接点及测试电路板的这些测试垫之间的电性通道。因此，QFN封装体将可经由测试插座而电性连接至测试电路板，以对QFM封装体之内的IC芯片来进行电性测试。然而，对应于QFN封装体测试的习知测试插座而言，随着QFN封装体的接脚密度的提高，使得习知测试插座的这些弹性探针的排列间隔相对于弹性探针的尺寸而言是过于狭小，如此将会造成相邻弹性探针间的电容耦合(capacitive coupling)增加，进而导致阻抗不匹配(impedancemismatch)更加恶化以及降低信号传输的品质。这对于测试组件的整体的测试准确度是相当不利的。
技术实现思路
有鉴于此，本技术的目的是提供一种用于电气封装体的电性测试的测试插座，用以提升其信号传递的品质。基于上述目的或其他目的，本技术提出一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中测试电路板具有多个测试垫，且电气封装体具有多个接点于电气封装体的一接点面，而这些接点是着一对齐线来排列，测试插座包括一绝缘本体与多个探针。绝缘本体具有一承接面，用以承接电气封装体的接点面。多个探针穿设于绝缘本体之内，用以分别作为这些接点与这些测试垫之间的电性通道，其中这些探针适于分别接触这些接点，且这些探针的至少三个相邻的探针是对应于对齐线呈交错排列。依照本技术的较佳实施例所述，上述的这些探针的至少二个相邻探针间的距离大于或等于这些接点的任两相邻者间的距离加上接点的沿着对齐线的宽度的六分之一。依照本技术的较佳实施例所述，上述的这些探针均对应于对齐线呈交错排列。依照本技术的较佳实施例所述，上述的这些探针为弹性探针。依照本技术的较佳实施例所述，上述的测试插座适用于四方扁平无接脚型的电气封装体的测试。基于上述目的或其他目的，本技术提出一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中测试电路板具有多个测试垫，且电气封装体具有多个接点于电气封装体的一接点面，而这些接点是着一对齐线来排列，测试插座包括一绝缘本体与多个探针。绝缘本体具有一承接面，用以承接电气封装体的接点面。多个探针穿设于绝缘本体之内，用以分别作为这些接点与这些测试垫之间的电性通道，其中这些探针适于分别接触这些接点，且这些探针的至少二个相邻探针间的距离大于这些接点的任两相邻者间的距离。依照本技术的较佳实施例所述，上述的这些至少二个相邻探针间的距离大于或等于这些接点的任两相邻者间的距离加上接点的沿着对齐线的宽度的六分之一。依照本技术的较佳实施例所述，上述的这些探针的至少三个相邻的探针对应于对齐线呈交错排列。依照本技术的较佳实施例所述，上述的这些探针为弹性探针。依照本技术的较佳实施例所述，上述的测试插座适用于四方扁平无接脚型的电气封装体的测试。基于上述，藉由本技术的测试插座内探针位置的排列方式的改变，至少使得某相邻两探针间的电容耦合降低，进而导致较佳的阻抗匹配(impedance matched)以及提升信号传输的品质，因而提高电气封装体的电性测试的准确性。为让本技术的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。附图说明图1绘示本技术第一实施例的一种测试组件与电气封装体的组装结构侧视示意图。图2绘示图1的局部构件的俯视示意图。图3绘示本技术第二实施例的一种测试组件与电气封装体的局部构件的组装结构俯视示意图。图4绘示本技术第三实施例的一种测试组件与电气封装体的局部构件的组装结构俯视示意图。图5绘示本技术第四实施例的一种测试组件与电气封装体的局部构件的组装结构俯视示意图。100测试组件110测试电路板112测试垫120、320、520、720测试插座122绝缘本体122a承接面124、324、324a、324b、324c、324d、524、724探针200电气封装体210接点面210a、410a、610a、810a接点A对齐线d1、d2、d1’、d2’、d1”、d2”相邻探针间的距离L1、L2差动对信号线w接点宽度具体实施方式请参考图1，其绘示本技术第一实施例的一种测试组件与电气封装体的组装结构侧视示意图。测试组件100适于一电气封装体200(例如为QFN封装体)的电性测试，其中电气封装体200具有一接点面210，且其具有多个接点210a配置于接点面210上。测试组件100包括一测试电路板110与一测试插座120。测试电路板110具有多个测试垫112。此外，测试插座120配设至测试电路板110上，其中测试插座120是以固接或可拆卸等方式安装至测试电路板110上。测试插座120包括一绝缘本体122与多个探针124。绝缘本体122具有一承接面122a，用以承接电气封装体200的接点面210。多个探针124穿设于绝缘本体122之内，用以分别作为这些接点210a与这些测试垫112之间的电性通道，其中这些探针124适于分别接触这些接点210a。当电气封装体200安装至测试插座120，且电气封装体200的接点面210接触绝缘本体122的承接面122a时，这些探针124的上端将分别接触电气封装体200的接点面210上的这些接点210a，使得这些探针124分别作为这些接点210a及这些测试垫112之间的电性通道，意即作为电气封装体200及测试电路板110之间的电性通道。因此，电气封装体200将可经由测试插座120而电性连接至测试电路板110，故可透过测试电路板110来对电气封装体200之内的IC芯片(图1未绘示)进行电性测试。值得注意的是，在绝缘本体122之内的这些探针124可采用弹性探针(pogo-pin)，其本身可因应所受力量大小而伸缩，因而确保这些探针124的上端都能分别接触电气封装体200的接点面210上的这些接点210a。请同时参考图1与图2，其中图2绘示图1的局部构件的俯视示意图。为了显示电气封装体200的这些接点210a与测试插座120的这些本文档来自技高网...

【技术保护点】
一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中该测试电路板具有多个测试垫，且该电气封装体具有多个接点于该电气封装体的一接点面，而该些接点是着一对齐线来排列，其特征在于其中所述的测试插座包括：　　　　一绝缘本体，具有一承接面，用以承接该电气封装体的该接点面；以及　　　　多个探针，穿设于该绝缘本体之内，用以分别作为该些接点与该些测试垫之间的电性通道，其中该些探针适于分别接触该些接点，且该些探针的至少三个相邻的探针是对应于该对齐线呈交错排列。

【技术特征摘要】
1.一种测试插座，适于组装在一测试电路板上，以应用于一电气封装体的电性测试，其中该测试电路板具有多个测试垫，且该电气封装体具有多个接点于该电气封装体的一接点面，而该些接点是着一对齐线来排列，其特征在于其中所述的测试插座包括一绝缘本体，具有一承接面，用以承接该电气封装体的该接点面；以及多个探针，穿设于该绝缘本体之内，用以分别作为该些接点与该些测试垫之间的电性通道，其中该些探针适于分别接触该些接点，且该些探针的至少三个相邻的探针是对应于该对齐线呈交错排列。2.根据权利要求1所述的测试插座，其特征在于其中所述的该些探针的至少二个相邻探针间的距离大于或等于该些接点的任两相邻者间的距离加上该接点沿着该对齐线的宽度的六分之一。3.根据权利要求1所述的测试插座，其特征在于其中所述的该些探针均对应于该对齐线呈交错排列。4.根据权利要求1所述的测试插座，其特征在于其中所述的该些探针为弹性探针。5.根据权利要求1所述的测试插座，其特征在于其为一四方扁平无接脚型的电气封装体的测试插座。6.一种测试插...

【专利技术属性】
技术研发人员：李胜源，
申请(专利权)人：威盛电子股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]