多重栅极结构制造技术

本实用新型专利技术是关于一种多重栅极结构，包括：多个鳍型半导体层，沿一第一方向大体平行地排列，且由多个位于一绝缘层上的绝缘台地所支撑，其中上述鳍型半导体层的底面大于与其与绝缘台地的接触面；以及一栅极导电层，沿一第二方向延伸且覆盖于上述鳍型半导体层的部分表面上，且于栅极导电层与其所覆盖的上述鳍型半导体层之间更设置有一栅极介电层，其中此栅极介电层更包覆于该栅极导电层所覆盖部分表面内的此等鳍型半导体层的底面。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种半导体组件，且特别有关于一种高性能的多重栅极结构，特别适合应用在深次微米以下的CMOS组件。
技术介绍
金属氧化半导体场效应晶体管(Metal-Oxide-Semiconductor FieldEffect Transistors，以下简称MOSFET)是在集成电路技术技术中相当重要的一种基本电子组件，其由三种基本的材料，即金属导体层、氧化层与半导体层等组成位于半导体基底上的栅极晶体管。此外，还包括了两个位于栅极晶体管两旁，且电性与半导体基底相反的半导体区，称为源极与漏极。目前制作栅极晶体管时，金属导电层多由经掺杂的复晶硅(Polysilicon)与金属共同组成，此结构又称为复晶硅化金属(Polycide)。氧化层多由热氧化法所形成的氧化硅作为闸氧化层。此外，在栅极的侧壁多以氮化硅作为间隔物(spacer)。虽然上述传统的MOSFET长久以来已被广泛的使用，然而随着半导体技术对积集度要求的提高，传统的MOSFET尺寸及其沟道长度(channellength)亦相对地缩减。当MOSFET组件的沟道长度缩减至低于100nm时，于传统位于半导体硅基底上的MOSFET作用时，便容易由于源极与漏极与其间的沟道相互作用，进而影响了栅极对于其沟道的开启/关闭状态的控制能力，而进一步引起的所谓的短沟道效应(short channel effects；SCE)。因此，为了使MOSFET于CMOS组件上的应用可以配合MOSFET尺寸缩小化的发展与提高MOSFET积集度的需求，实有必要针对MOSFET于组件缩小化过程中对于其闸沟道开启/关闭状态的控制能力谋求改善之道。
技术实现思路
有鉴于此，本技术的主要目的就是提供一种多重栅极结构，适合应用于闸沟道长度低于100nm的深次微米以下的CMOS组件上。利用本技术的多重栅极结构以增加对于闸沟道的控制并抑制短沟道效应的产生。除此之外，本技术的多重栅极结构可提供足够的驱动电流，有助于MOSFET作用原理于半导体组件上的继续应用，而不受到组件尺寸缩减的影响。为达上述目的，本技术提供了一种多重栅极结构，包括多个鳍型半导体层，沿一第一方向大体平行地排列，且由多个位于一绝缘层上的绝缘台地所支撑，其中上述鳍型半导体层的底面大于与其与绝缘台地的接触面；以及一栅极导电层，沿一第二方向延伸且覆盖于上述鳍型半导体层的部分表面上，且于栅极导电层与其所覆盖的上述鳍型半导体层之间更设置有一栅极介电层，其中此栅极介电层更包覆于该栅极导电层所覆盖部分表面内的此等鳍型半导体层的底面。其中上述绝缘层是位于一半导体基底上，且上述的第一方向是大体正交于第二方向，而上述的鳍型半导体层具有圆滑化的上部边角，以避免尖端放电现象。此外，上述多重栅极更包括多个源极/漏极区，位于此多重栅极两侧未为该栅极导电层所覆盖的该等鳍型半导体层内，以构成一具有多重栅极(multiple-gate)的多重栅极晶体管(multiple-gate transistor)。而此多重栅极晶体管(multiple-gate transistor)内更包括多个淡掺杂源极/漏极区连接于上述的源极/漏极区，其中此等淡掺杂源极/漏极区是位于源极/漏极区间的鳍型半导体层内。本技术的多重栅极结构，是形成于多个位于绝缘台地上的半导体层内，具有可同时开启或关闭的多个平行于第一方向的闸沟道(gatechannel)，且借由栅极介电层与栅极导电层沿第二方向延伸且覆盖于此等闸沟道所在的半导体层的两对应面及上表面外，更覆盖于其未接触绝缘台地的底面，对于此等闸沟道的控制可较习知的栅极结构为佳，而上述的第一方向与第二方向间具有一大体正交的连接关系。此外，本技术的多重栅极结构可搭配高介电常数介电材料(high-k gate dielectric)的使用以及可应用于绝缘层上有硅(SOI)的半导体基底，有助于降低多重栅极晶体管所消耗的功率及相关有害的电气效应。本技术是利用增加晶体管上闸沟道的数量，并将此等闸沟道并联以形成一共构的多重栅极晶体管，此等多重栅极晶体管可同时开启更多的闸沟道，借此纾解电流的压力，以提供通过晶体管的较大电子流量，并改善驱动电流。而借由本技术的多重栅极晶体管可解决前述尺寸缩小所衍生的问题，并提升半导体组件的效能。附图说明图1A至图1I为一系列剖面图，用以说明本技术一较佳实施例中所制作多重栅极的结构及其制造方法。图2A至图2F为一系列俯视图，用以说明对应于剖面图1a至图1k中的相对俯视情形。符号说明100～半导体基底102～绝缘层102a～绝缘台地 104、104a、104b～硅层106、106a～氧化层108、108a～罩幕层110～光阻层112～凹处114～介电层116～导电层114a～栅极介电层116a～栅极导电层118～光阻图案120～淡掺杂离子植入122～淡掺杂源极/漏极区124～间隔物126～离子植入128～源极/漏极区130～金属硅化物层HM～硬罩幕G～多重栅极具体实施方式本技术将配合剖面图1A至图1I作说明本技术的多重栅极结构的制作，并配合俯视图2A至图2F以辅助说明其俯视情形。首先如图1A所示，其显示本技术的起始步骤，在该图中，首先提供一基底，例如为一绝缘层上有半导体层的半导体基底，其来源可为绝缘层上有硅(silicon on insulator；SOI)或绝缘层上有硅锗材料(SiGe)的半导体基底100。于此半导体基底100上具有一绝缘层102以及一半导体层104，而此绝缘层的材质例如为二氧化硅，其厚度介于10～10000埃，而半导体层104的材质可为硅或硅锗材料，其厚度介于5～5000埃，在此则以一半导体材料的硅层104表示，以说明本技术的实施例。接着于此硅层104上依序形成一氧化层106以及一罩幕层108，形成此氧化层106的方法例如为热氧化法(thermal oxidation)，其材质例如为二氧化硅(SiO2)，而形成罩幕层108的方法例如为化学气相沉积法(CVD)，其材质例如为氮化硅材料(Si3N4)。接着涂布一光阻材料(PR)于上述罩幕层108上，并经由一微影及显影程序以形成多个图案化的光阻层110于罩幕层108上。此时，图1A中剖面结构是对应于如俯视图2A中A～A’切线内的剖面情形，而此时的俯视情形则如图2A中所示，于绝缘层102上(未显示)为罩幕层108所覆盖且具有多个图案化的光阻层110于罩幕层108上，而此等图案化的光阻层110则沿图2A中平行于y轴的第一方向大体平行地排列。接着，请参照图1B，沿着上述图案化的光阻层110，分别蚀刻罩幕层108及氧化层106，以分别形成图案化的罩幕层108a及氧化层106a，以构成多个硬罩幕HM，并于去除光阻层110后，再以此图案化的硬罩幕HM作为蚀刻硬罩幕，接着于硅层104上定义出多个图案化硅层104a，并蚀刻停止于绝缘层102上。此时，图1B中的剖面结构是对应于俯视图2B内A～A’切线中的剖面情形，其俯视结构如图2B中所示，于绝缘层102上显现出多个图案化的罩幕层108a及其间所露出的部分绝缘层102，其中，于此等图案化的罩幕层108a及其下方的氧化层106a与硅层104a亦沿先前光阻层110所定义方向本文档来自技高网...

【技术保护点】
一种多重栅极结构，其特征在于包括：多个鳍型半导体层，沿一第一方向平行地排列，且由多个位于一绝缘层上的绝缘台地所支撑，其中该鳍型半导体层的底面大于与该绝缘台地的接触面；以及一栅极导电层，沿一第二方向延伸且覆盖于该鳍型半导体层的 部分表面上，且于该栅极导电层与其所覆盖的该鳍型半导体层之间更设置有一栅极介电层，其中该栅极介电层更包覆于该栅极导电层所覆盖部分表面内的该鳍型半导体层的底面。

【技术特征摘要】
1.一种多重栅极结构，其特征在于包括多个鳍型半导体层，沿一第一方向平行地排列，且由多个位于一绝缘层上的绝缘台地所支撑，其中该鳍型半导体层的底面大于与该绝缘台地的接触面；以及一栅极导电层，沿一第二方向延伸且覆盖于该鳍型半导体层的部分表面上，且于该栅极导电层与其所覆盖的该鳍型半导体层之间更设置有一栅极介电层，其中该栅极介电层更包覆于该栅极导电层所覆盖部分表面内的该鳍型半导体层的底面。2.根据权利要求1所述的多重栅极结构，其特征在于该绝缘层是位于一半导体基底上。3.根据权利要求1所述的多重栅极结构，其特征在于该第一方向正交于该第二方向。4.根据权利要求1所述的多重栅极结构，其特征在于该鳍型半导体层具有圆滑化的上部边角。5.根据权利要求1所述的多重栅极结构，其特征在于更包括多个源极/漏极区，位于该多重栅极结构两侧未为该栅极导电层所覆盖的该鳍型半导体层内，以构成一具有多重栅极的多重栅极晶体管。6.根据权利要求5所述的多重栅极结构，其特征在于更包括多个淡掺杂源极/漏极区连接于该源极/漏极区，其中该淡掺杂源极/漏极区是位于该源极/漏极区间的该鳍型半导体层内。7.根据权利要求1所述的多重栅极结构，其特征在于于该栅极导电层两侧更包括一绝缘侧壁。8.根据权利要求6所述的多重栅极结构，其特征在于于该绝缘侧...

【专利技术属性】
技术研发人员：陈豪育，杨育佳，杨富量，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]