一种三维板级扇出型封装结构及其制作方法技术

本发明专利技术公开了一种三维板级扇出型封装结构及其制作方法，制作方法包括如下步骤：在承载片的正面和背面分别粘接上铜箔，形成复合载板；在复合载板上制作导电结构；在芯片一的焊盘上制作导电凸点；在复合载板上贴装芯片一；在复合载板上形成包覆导电结构和芯片一的塑封层；在塑封层表面分别制作重布线层和绝缘介质层；将承载片去除，得到封装半成品结构；在封装半成品结构的芯片一的背面分别制作重布线层和绝缘介质层；在封装半成品结构上制作信号导出结构和电连接结构；将芯片二倒装在电连接结构上，并利用外塑封保护层进行包裹，得到三维板级扇出型封装结构。本发明专利技术可以有效改善加工所产生的翘曲问题，又可以实现多功能集成以及降低加工成本。及降低加工成本。及降低加工成本。

【技术实现步骤摘要】
一种三维板级扇出型封装结构及其制作方法


[0001]本专利技术涉及半导体芯片封装
，特别涉及一种三维板级扇出型封装结构及其制作方法。

技术介绍

[0002]随着消费性电子产品对可携式及多功能要求的日益严格，整合更多功能、提升产品效能、薄型化以及降低制造成本逐渐成为终端产品及行业厂商智能化的发展方向。扇出型封装结构作为晶圆级封装的一种，它的出现极大地增加了封装体I/O数量，契合了芯片多功能化的发展方向，但由于其加工成本较高，对大规模量产具有一定的阻碍性。
[0003]因此，有必要提出一种可以容纳更多I/O数、减小芯片尺寸和厚度、整合更多异质芯片达到封装小型化需求，且能够有效降低生产成本，提高生产效率，最终应用于消费性、高速运算和专业性电子产品等应用的封装结构。现有的封装结构加工成本高，也不能满足多功能以及其他应用要求，且由于材料之间性能差异容易造成弯曲、尺寸不稳定等现象。

技术实现思路

[0004]为解决上述技术问题，本专利技术的目的在于提供一种芯片的扇出型超薄封装结构及其制作方法。该制作方法形成的封装结构可以有效改善面板级加工产生的翘曲问题，又可以集成多颗芯片，实现多功能集成，可以极大地降低加工成本以及提高产能。
[0005]为实现上述技术目的，达到上述技术效果，本专利技术通过以下技术方案实现：
[0006]一种三维板级扇出型封装结构的制作方法，包括如下步骤：
[0007]S1，取一承载片，在该承载片的正面和背面分别通过粘合层粘接上铜箔，形成复合载板；
[0008]S2，在复合载板的正面和背面分别制作导电结构；
[0009]S3，取芯片一，并在芯片一的焊盘上制作导电凸点；
[0010]S4，在复合载板的正面和背面贴装步骤S3的芯片一，芯片一的导电凸点朝外；
[0011]S5，在复合载板的正面和背面分别形成包覆导电结构和带有导电凸点的芯片一的塑封层，并对塑封层进行减薄，直至露出导电结构的接口和导电凸点的接口；
[0012]S6，在复合载板的两面的塑封层表面分别制作至少一层重布线层，且在每层重布线层上覆盖一层具有导通开孔的绝缘介质层；重布线层将导电结构的接口与芯片一的导电凸点的接口连通，并将信号导出；
[0013]S7，将位于中间的承载片、承载片上的粘合层去除，得到两个封装半成品结构；
[0014]S8，在封装半成品结构的芯片一的背面分别制作至少一层重布线层，且在每层重布线层上覆盖一层具有导通开孔的绝缘介质层；
[0015]S9，在步骤S6形成的最外层的绝缘介质层的导通开孔处制作信号导出结构，在步骤S8形成的最外层的绝缘介质层的导通开孔处形成电连接结构；
[0016]S10，将芯片二倒装在电连接结构上；
[0017]S11，对芯片二利用外塑封保护层进行包裹，得到该三维板级扇出型封装结构。
[0018]进一步地，所述承载片为硅、玻璃、金属或有机材料的片体。
[0019]进一步地，所述导电结构为导电柱、导电凸块或其他导电结构，且导电结构的材料为铜、铜合金、钛、钛合金中的一种或两种及以上的组合，其通过光刻
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显影
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金属沉积工艺或微压印
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金属沉积工艺制作而成。
[0020]进一步地，所述塑封层采用板级塑封或双面压膜的塑封方式形成。
[0021]进一步地，所述重布线层的材料为铝、铜、金、铂、镍、锡中的一种或两种及以上的组合，其通过光刻或蚀刻工艺以及沉积工艺制作而成。
[0022]进一步地，所述绝缘介质层的材料为环氧树脂或氧化硅绝缘材料。
[0023]进一步地，所述信号导出结构包括焊盘和焊球，焊盘位于绝缘介质层的导通开孔中，焊球位于焊盘上。
[0024]进一步地，所述电连接结构包括凸块下金属层和位于凸块下金属层上的电连接器，凸块下金属层与重布线层电性连接，电连接器与芯片二的焊盘电性连接。
[0025]进一步地，在步骤S10中，还通过底部填胶工艺在芯片二与绝缘介质层之间形成底胶，对芯片二的焊盘和电连接结构进行包裹。
[0026]本专利技术进一步提供了一种三维板级扇出型封装结构，其是利用上述制作方法制得；该封装结构包括塑封层，所述塑封层内塑封有芯片一和导电结构；塑封层的正面和背面上分别设有至少一层重布线层；每层重布线层上覆盖有一层具有导通开孔的绝缘介质层；重布线层与芯片一以及导电结构电性连接；塑封层的正面上的最外层的绝缘介质层的导通开孔处设有信号导出结构；信号导出结构与重布线层电性连接；塑封层的背面上的最外层的绝缘介质层的导通开孔处设有电连接结构，电连接结构与重布线层电性连接；电连接结构上安装有芯片二；芯片二与绝缘介质层之间设有底胶；芯片二外设有外塑封保护层。
[0027]本专利技术的有益效果是：
[0028]本专利技术的制作方法采用双面对称结构，具体利用承载片和铜箔形成复合载板，然后在该复合载板的两面逐步进行导电结构的制作，芯片一的安装，塑封层、重布线层、绝缘介质层的制作，然后对该双面对称结构进行分板，再进行信号导出结构的制作以及芯片二的安装；本专利技术的这种制作方法既可以抵消因面板级加工产生的翘曲问题，又能集成安装多个芯片，可以达到极大地降低扇出封装成本的目的。制作过程中加入的铜箔，可以形成一种固定支撑，进而为封装结构的制作提供可靠支撑，可以抵消由于材料之间性能差异造成的弯曲以及尺寸不稳定等现象。包封在导电结构和芯片一上的塑封层既能为芯片堆叠提供很好的支撑力，又能有效保护和固定导电结构，防止应力较大时造成导电结构出现裂缝等问题。
[0029]本专利技术的制作方法得到的封装结构具备提升电气性能与I/O密度以及支持薄型化设计等优势，同时还可以通过较大面积的复合载板提升面积使用率，有效提升产能从而降低成本。此外，该三维板级扇出型封装结构可以集成多颗芯片，实现多功能集成，以顺应新一代电子产品尤其是手机、笔记本、智能穿戴设备等产品的发展，使得芯片向密度更高、速度更快、尺寸更小、成本更低等方向发展。
附图说明
[0030]图1为本专利技术制作方法在步骤S1结束后得到的结构图。
[0031]图2为本专利技术制作方法在步骤S2结束后得到的结构图。
[0032]图3为本专利技术制作方法中的步骤S3得到的芯片一的结构图。
[0033]图4为本专利技术制作方法在步骤S4结束后得到的结构图。
[0034]图5为本专利技术制作方法在步骤S5结束后得到的结构图。
[0035]图6为本专利技术制作方法在步骤S6结束后得到的结构图。
[0036]图7为本专利技术制作方法在步骤S7结束后得到的结构图。
[0037]图8为本专利技术制作方法在步骤S8结束后得到的结构图。
[0038]图9为本专利技术制作方法在步骤S9结束后得到的结构图。
[0039]图10为本专利技术制作方法在步骤S10结束后得到的结构图。
[0040]图11为本专利技术制作方法在步骤S11结束后得到的三维板级扇出型封装结构的结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维板级扇出型封装结构的制作方法，其特征在于，包括如下步骤：S1，取一承载片，在该承载片的正面和背面分别通过粘合层粘接上铜箔，形成复合载板；S2，在复合载板的正面和背面分别制作导电结构；S3，取芯片一，并在芯片一的焊盘上制作导电凸点；S4，在复合载板的正面和背面贴装步骤S3的芯片一，芯片一的导电凸点朝外；S5，在复合载板的正面和背面分别形成包覆导电结构和带有导电凸点的芯片一的塑封层，并对塑封层进行减薄，直至露出导电结构的接口和导电凸点的接口；S6，在复合载板的两面的塑封层表面分别制作至少一层重布线层，且在每层重布线层上覆盖一层具有导通开孔的绝缘介质层；重布线层将导电结构的接口与芯片一的导电凸点的接口连通，并将信号导出；S7，将位于中间的承载片、承载片上的粘合层去除，得到两个封装半成品结构；S8，在封装半成品结构的芯片一的背面分别制作至少一层重布线层，且在每层重布线层上覆盖一层具有导通开孔的绝缘介质层；S9，在步骤S6形成的最外层的绝缘介质层的导通开孔处制作信号导出结构，在步骤S8形成的最外层的绝缘介质层的导通开孔处形成电连接结构；S10，将芯片二倒装在电连接结构上；S11，对芯片二利用外塑封保护层进行包裹，得到该三维板级扇出型封装结构。2.根据权利要求1所述的一种三维板级扇出型封装结构的制作方法，其特征在于，所述承载片为硅、玻璃、金属或有机材料的片体。3.根据权利要求1所述的一种三维板级扇出型封装结构的制作方法，其特征在于，所述导电结构为导电柱、导电凸块或其他导电结构，且导电结构的材料为铜、铜合金、钛、钛合金中的一种或两种及以上的组合，其通过光刻
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显影
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金属沉积工艺或微压印
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金属沉积工...

【专利技术属性】
技术研发人员：马书英，肖智轶，常笑男，吴阿妹，
申请(专利权)人：华天科技昆山电子有限公司，
类型：发明
国别省市：