扇出型封装结构制造技术

本发明专利技术的实施例提供了一种扇出型封装结构，包括：并排设置的第一电子元件和第二电子元件，第一电子元件包括：功能凸块阵列，位于第一电子元件的下表面的中心处；伪凸块，位于功能凸块阵列和第一电子元件的下表面的边界之间；线路层，位于第一电子元件和第二电子元件下方，第二电子元件和第一电子元件的功能凸块阵列电连接至线路层，第一电子元件的伪凸块物理接触线路层。本发明专利技术的目的在于提供一种扇出型封装结构，以提高扇出型封装结构的良率。以提高扇出型封装结构的良率。以提高扇出型封装结构的良率。

【技术实现步骤摘要】
扇出型封装结构


[0001]本申请的实施例涉及扇出型封装结构。

技术介绍

[0002]在扇出型封装结构中，尤其是扇出型衬底上芯片(FOCOS)封装，各材料间热膨胀系数(CTE)不匹配，在热循环过程中会产生翘曲，因整体结构无法直接释放翘曲所产生的应力，因此位于应力集中点的电子元件周围容易产生破裂而直接往下破坏线路层。

技术实现思路

[0003]针对相关技术中存在的问题，本专利技术的目的在于提供一种扇出型封装结构，以提高扇出型封装结构的良率。
[0004]为实现上述目的，本专利技术的实施例提供了一种扇出型封装结构，包括：并排设置的第一电子元件和第二电子元件，第一电子元件包括：功能凸块阵列，位于第一电子元件的下表面的中心处；伪凸块，位于功能凸块阵列和第一电子元件的下表面的边界之间；线路层，位于第一电子元件和第二电子元件下方，第二电子元件和第一电子元件的功能凸块阵列电连接至线路层，第一电子元件的伪凸块物理接触线路层。
[0005]在一些实施例中，伪凸块邻接边界。
[0006]在一些实施例中，伪凸块位于下表面的拐角处。
[0007]在一些实施例中，伪凸块位于下表面的中心与拐角的连线的两侧。
[0008]在一些实施例中，伪凸块还位于下表面的中心与拐角的连线上。
[0009]在一些实施例中，位于单个拐角处的伪凸块具有L形形状。
[0010]在一些实施例中，L形平行于拐角处的边界。
[0011]在一些实施例中，还包括：填充层，包覆第一电子元件和第二电子元件。
[0012]在一些实施例中，第一电子元件和第二电子元件通过填充层隔开。
[0013]在一些实施例中，还包括：粘合层，位于第一电子元件、第二电子元件和线路层之间，第一电子元件的功能凸块阵列和伪凸块穿过粘合层。
[0014]在一些实施例中，填充层和粘合层的热膨胀系数不同。
[0015]在一些实施例中，第二电子元件的横向尺寸大于第一半导体管芯的横向尺寸。
[0016]在一些实施例中，伪凸块与边界之间具有第一距离，伪凸块与功能凸块阵列之间具有第二距离，第一距离小于第二距离。
[0017]在一些实施例中，第一电子元件是高带宽存储器(HBM)管芯。
[0018]在一些实施例中，第二电子元件是特定应用集成电路(ASIC)芯片。
[0019]在一些实施例中，第一电子元件的伪凸块位于第二电子元件和功能凸块阵列之间。
[0020]在一些实施例中，第二电子元件的下表面具有第二凸块，第二凸块与伪凸块之间具有第三距离，伪凸块与边界之间具有第一距离，第一距离与第三距离的比值位于0至0.5
的范围内。
[0021]在一些实施例中，功能凸块阵列、伪凸块和第二凸块位于同一平面内。
[0022]在一些实施例中，伪凸块包括位于下表面上的凸块下金属和位于凸块下金属上的第二焊料。
[0023]在一些实施例中，伪凸块物理接触线路层中的第四金属层。
附图说明
[0024]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1至图6及图20至图22示出了根据本申请的实施例的扇出型封装结构和电子元件的示意图。
[0026]图7至图19示出了根据本申请实施例的形成电子元件上的伪凸块的过程。
具体实施方式
[0027]为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施例对其作进一步说明。
[0028]本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。
[0029]如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％、或小于或等于
±
0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的
±
10％(例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％、或小于或等于
±
0.05％)，那么可认为所述两个数值“大体上”相同。
[0030]在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本申请以特定的方向建构或操作。
[0031]另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
[0032]再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
[0033]随着半导体芯片的功能及性能需求越来越高，其整合程度也越大，所承载的线路(例如，重分布层(RDL))的层数也越多，线路所在的层通常较软，无法有效承受多芯片模块(multi
‑
chip module，MCM)造成的应力集中现象。而随着线路的层数越多并且芯片数量密集度越高，芯片与芯片之间的交界处的应力将越大，导致底胶无法承受变形而破裂。多芯片模块系统复杂化，应力累积问题较严重，也会导致底胶破裂。在芯片受热升温时，由于芯片内结构复杂且膨胀量大，使得芯片会发生翘曲，容易与扇出线路层发生分离。
[0034]高带宽存储器(high ban本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种扇出型封装结构，其特征在于，包括：并排设置的第一电子元件和第二电子元件，所述第一电子元件包括：功能凸块阵列，位于所述第一电子元件的下表面的中心处；伪凸块，位于所述功能凸块阵列和所述第一电子元件的所述下表面的边界之间；线路层，位于所述第一电子元件和所述第二电子元件下方，所述第二电子元件和所述第一电子元件的所述功能凸块阵列电连接至所述线路层，所述第一电子元件的所述伪凸块物理接触所述线路层。2.根据权利要求1所述的扇出型封装结构，其特征在于，所述伪凸块邻接所述边界。3.根据权利要求1所述的扇出型封装结构，其特征在于，所述伪凸块位于所述下表面的拐角处。4.根据权利要求3所述的扇出型封装结构，其特征在于，所述伪凸块位于所述下表面的中心与所述拐角的连线的两侧。5.根据权利要求4所述的扇出型封装结构，其特征在于，所述伪凸块还位于所述下表面的所述中心...

【专利技术属性】
技术研发人员：翁振源，李铮鸿，闵繁宇，刘修吉，赖仲航，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：