自举器件制造技术

一种自举器件，包括用于一信号传输的第１ＮＭＯＳ晶体管和被连接在第１ＮＭＯＳ晶体管的栅极和一地址译码器电路之间的第２ＮＭＯＳ晶体管。该第２ＮＭＯＳ晶体管在它的栅极被提供有一源极电压，其中该第２ＮＭＯＳ晶体管包括，在一半导体基片的要求部分形成的一第１扩散区域，围绕该第１扩散区域而又与第１扩散区域上隔一需要距离处形成的一第２扩散区域，和在第１和第２扩散区域之间的半导体基片上形成的一栅极电极。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种自举器件，特别是用于足以自举一偏流提供给包括在一种半导体存贮器件的译码器中一CMOS晶体管栅极的自举器件，该半导体存贮器件要求高集成度，以便该MOS晶体管能从它的漏极到它的源极传递电势。通常，自举器件已经用作为译码器，用于在半导体存贮器件中译码字线，以便于增加这种半导体器件的集成度。这种自举器件也用作升举一操作电压，以便使电平高于该源极电压，从而使存贮器件的字线被有效译码。包括在半导体存贮器件中的可以是那些适配于译码字线的或者是那些包括在数据输出缓冲器中的提升驱动器中的并耦合于该源极电压的NMOS晶体管，需要栅极电势高于漏极电势和一阀值电压的和。在这种连接关系中，一种已被建议的方案是利用电平移动器去升举一特殊节点的电势，以便使该电平远大于源极电压。该方法描述于附图说明图1，其中的电平移动器由标号10表示。该电平移动器10用于升举从一地址译码器电路20的输出。来自电平移动器10的被升举过的信号送到NMOS晶体管Q1的栅极。在此情况下，来自电平移动器10的该被升举过的电压Vpp输出应大于该NMOS晶体管Q1的源极或漏极处的最大电势，即，根据对应于该阀值电压的一值的源极电压Vcc。在此情况下无论如何需要使用一单独的电源，由于在此情况下的高密度区域必须使用高电平源极电压，所以，它对存贮器件的作用可能是有害的，例如，存贮器件的稳定性可能被降低。为解决这样的问题，提出了另一方案，其中利用一种自举器件。在此情况使用二个NMOS晶体管，其中一个用于完成一信号传输。到该信号传输NMOS晶体管的栅极，另一个NMOS晶体管被耦合到它的漏极。用这样的一种结构，该信号传输NMOS晶体管具有对应于它漏极电压的一变量而被自举过的栅极电压。这样的自举器件示于图2，在这种自举器件中，该信号传输NMOS晶体管可以是图1的那个，用另一NMOS晶体管的漏极电压代替一外部输入的特定电压提供在它的栅极处。在图2中，需要自举的NMOS晶体管是该晶体管Q2，另一个NMOS晶体管Q3它的源极耦合在该NMOS晶体管Q2栅极处。该NMOS晶体管Q3也被耦合到一地址译码器电路20。用于NMOS晶体管Q2的一栅极电容器C1被形成在该NMOS晶体管Q2的源极和栅极之间。一栅极交叠电容C2也被形成在该NMOS晶体管Q2和Q3的栅极之间。因为在NMOS晶体管Q2的栅极和NMOS晶体管Q3的源极这二者分别在P+基片上具有被形成的N+扩散区域，所以也形成了结电容器C3。图3A示出了在通常自举器件中使用的自举晶体管的布局。图3B是取自图3A中沿A-A′线的横截面视图。该晶体管包括在一半导体基片的所希望的区域处和彼此间隔一所需求的距离处形成一对n+扩散区域，和在超过该n+扩散区域之间基片处形成的一栅极电极。结合图2将所述具有上述结构的自举器件的操作(运行)。当该地址译码器电路20相应于其中所提供的一地址输入信号Ai操作时，它输出具有对应于源极电压Vcc电平的一信号。其结果是，该NMOS晶体管Q2在它的栅极被提供对应于该源极电压Vcc和该阀值电压Vth之间的差数的一电压。当NMOS晶体管Q2的漏极电势增加到小于Vcc和Vth之间该电压差数的一随意电压Vx时，该NMOS晶体管Q2的栅极电势由于在晶体管Q2的栅极和源极之间形成的电容C1而被自举。其结果是，NMOS晶体管Q2的源极电势增加。在此时，由于在它栅极和源极之间电势差变得低于该阀值电压，该NMOS晶体管被关断。在此情况，该自举电压的电平由其中该NMOS晶体管Q2的栅极交叠电容C2，结电容C3和栅极电容C1的相互关系所决定。换言之，该自举电压电平与C1/(C1＋C2＋C3)的值成比例。另外，当它被用于高密度集成半导体存贮器件中时，该NMOS晶体管Q2具有一紧凑的的尺寸。在此情况，无论如何由于在制造过程中所包含的种种原因，要使NMOS晶体管Q3与NMOS晶体管Q2的紧凑程度成比例的那样紧密程度是困难的。其结果是，与电容C1相比较，该连结电容C3具有一相对被增加的电容。这种结果降低了C1/(C1＋C2＋C3)的值，从而使NMOS晶体管Q2的自举电压电平的下降。因而，本专利技术的一个目的是提供一种能够在高密度集成半导体存贮器件中降低结电容容量的自举器件，从而增加了用于一信号传输的NMOS晶体管的栅极电势，使得该电平高于该NMOS晶体管的漏极电势和阀值电压的和。根据本专利技术的一个方面，提供一种自举器件，该自举器件包括一第1 NMOS晶体管，用于一信号传输，和一第2晶体管，它被连接在第1 NMOS晶体管的栅极和一地址译码器电路之间，该第2 NMOS晶体管在它的栅极具有一源极电压，其中该第2 NMOS晶体管包括在一半导体基片的需要部分形成的一第1扩散区域；围绕该第1扩散区域而又与第1扩散区域相隔一所希望的距离形成一第2扩散区域；和在超过该第1和第2扩散区域之间的半导体基片处形成一栅极电极。对应于本专利技术的另一方面，提一种自举器件，该自举器件包括，一第1 NMOS晶体管，用于一信号传输，和一第2 NMOS晶体管，它被连接在该第1 NMOS晶体管的栅极和一地址译码器电路之间，该第2NMOS晶体管在它的栅极处具有一源极电压，其中该第2 NMOS晶体管包括在一半导体基片中彼此相隔一要求的距离处形成的一对扩散区域，扩散区域中的一个搀杂有高浓缩的杂质离子，和另一个扩散区域搀杂有低浓缩的杂质离子；和超过该扩散区域之间的半导体基片形成一栅极电极。结合附图从以下详细描述将更清楚地了解本专利技术的上述的和其它目的、特点和优点图1是一普通自举的电路图；图2是另一普通自举器件的电路图；图3A是用于普通自举器件中的一自举晶体管的布局的平面视图；图3B是图3A中沿A-A′线的横截面视图；图4是对应于本专利技术的第一实施例的一自举器件中包括的一自举晶体管的布局的平面视图；图5是图4中沿A-A′线的横截面视图；图6是对应于本专利技术第2实施例中的一自举器中包括的一自举、晶体管的截面图；和图7是对应于本专利技术第3实施例中的一自举器件包括的一自举晶体管的截面图。图4示出了对应于本专利技术第1实施例中的一自举器件中包含的一自举晶体管的布局。另外，图5是图4中沿A-A′线的横截视图。如图4和5所示，该自举晶体管具有由形成在一半导体基片的一要求部分处的一n+扩散区域所确定的一漏极40。该晶体管还具有围绕该漏极40而又与该漏极40相隔一要求距离处配置的一源极50。该源极50由在围绕该漏极40的n+扩散区域而又与后者的n+扩散区域相隔离处的半导体基片中形成的另一n+扩散区域所确定。该晶体管进一步具有在该漏极40和该源极50之间的半导体基片上形成的一栅极电极。为使该漏极40的扩散区域的尺寸最小化，在该漏极40处设置了由金属或polycide制成的具有最小单位尺寸的一单触点30。该漏极40，源极50和栅极电极60，每一个都有围绕该触点30的矩形或环形结构。图6是对应于本专利技术第2实施例的一自举器件中包含的一自举晶体管的截面视图。如图6所示，该自举晶体管具有由在一半导体基片的所要求的部分处形成的一n-扩散区域所确定的一漏极40′；围绕该漏极40′而又与该漏极40′相隔一所要求的距离处配置的一源极50′。该源极50′由在围绕该漏极40的n-扩散区域而又与该n-扩散区域相隔高的该本文档来自技高网...

【技术保护点】
一种自举器件包括用于一信号传输的一第１ＮＭＯＳ晶体管，和被连接在第１ＮＭＯＳ晶体管的栅极和一地址译码器电路之间的一第２ＮＭＯＳ晶体管，该第２ＮＭＯＳ晶体管在它的栅极被提供一源极电压，其中该第２ＮＭＯＳ晶体管包括：在一半导体基片上的一要求 部分形成的一第１扩散区域；围绕该第１扩散区域而又与第１扩散区域相隔一所要求的距离处形成的一第２扩散区域；和超过该第１和第２扩散区域之间的该半导体基片上形成的一栅极电极。

【技术特征摘要】
KR 1994-12-31 94-405811.一种自举器件包括用于一信号传输的一第1 NMOS晶体管，和被连接在第1 NMOS晶体管的栅极和一地址译码器电路之间的一第2 NMOS晶体管，该第2 NMOS晶体管在它的栅极被提供一源极电压，其中该第2 NMOS晶体管包括在一半导体基片上的一要求部分形成的一第1扩散区域；围绕该第1扩散区域而又与第1扩散区域相隔一所要求的距离处形成的一第2扩散区域；和超过该第1和第2扩散区域之间的该半导体基片上形成的一栅极电极。2.根据权利1的自举器件，其中该第2 NMOS晶体管进一步包括形成在第1扩散区域处的一触点。3.根据权利1的自举器件，其中该第2 NMOS晶体管的第1和第2扩散区域是被用以高浓缩的杂质离子所搀杂。4.根据权利2的自举器件，其中该第2 NMOS晶体管的第1和第2扩散区域和栅极电极中的每一个...

【专利技术属性】
技术研发人员：郑昌镐，柳会峻，朴起雨，
申请(专利权)人：现代电子产业株式会社，
类型：发明
国别省市：KR[韩国]