栅极驱动电路以及液晶显示装置制造方法及图纸

本发明专利技术公开了一种栅极驱动电路，包括级联设置的N级GOA驱动单元，每一级GOA驱动单元包括上拉控制电路、上拉电路、级传电路、自举电容以及下拉维持电路；其中，第n级GOA驱动单元的下拉维持电路和第n+1级GOA驱动单元的下拉维持电路相互交替地开启：第n级GOA驱动单元的下拉维持电路可以同时将第n级GOA驱动单元和第n+1级GOA驱动单元中的节点电位维持在关闭状态；第n+1级GOA驱动单元的下拉维持电路也可同时将第n级GOA驱动单元和第n+1级GOA驱动单元中的节点电位维持在关闭状态；其中，n＝1、3、5、…、N‑1，N为大于1的偶数。本发明专利技术还公开了一种液晶显示装置，其包括如上所述的栅极驱动电路。

Gate drive circuit and liquid crystal display device

The invention discloses a gate driving circuit, including the N GOA cascade set drive unit, each GOA drive unit includes a pull-up control circuit, a pull-up circuit, transmitting circuit, bootstrap capacitor and maintain the pull-down circuit; the N level GOA drive unit circuit and maintain n+1 level drop GOA drive unit drop maintaining circuit are alternately opened: n GOA drive unit circuit can also maintain the drop-down n GOA drive unit and a n+1 GOA drive unit to maintain the node potential in a closed state; the n+1 GOA drive unit also will maintain drop-down circuit level n GOA drive unit and class n+1 GOA drive unit to maintain the node potential in a closed state; wherein, n = 1, 3, 5,... , N 1, N is even greater than 1. The invention also discloses a liquid crystal display device, which comprises a gate driving circuit as described above.

【技术实现步骤摘要】

本专利技术涉及显示器
,尤其涉及一种栅极驱动电路，还涉及包含如上栅极驱动电路的液晶显示装置。
技术介绍
主动式液晶显示装置中，每个像素具有一个薄膜晶体管(TFT)，其栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得该条线上的所有TFT打开，此时该水平扫描线上的像素电极会与垂直方向的数据线连接，从而将数据线上的显示信号电压写入像素，控制不同液晶的透光度进而达到控制色彩的效果。目前主动式液晶显示面板水平扫描线的驱动主要由面板外接的IC来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。而GOA技术，即GateDriveronArray(阵列基板行驱动)技术，可以运用液晶显示面板的原有制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接IC来完成水平扫描线的驱动。GOA技术能减少外接IC的绑定(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。现有的GOA栅极驱动电路，通常包括级联的多个GOA单元，每一级GOA单元对应驱动一级水平扫描线。GOA单元的主要结构包括上拉电路(Pull-uppart)，上拉控制电路(Pull-upcontrolpart)，传递电路(TransferPart)，下拉电路(KeyPull-downPart)和下拉维持电路(Pull-downHoldingPart)，以及负责电位抬升的自举(Boast)电容。上拉电路主要负责将时钟信号(Clock)输出为栅极(Gate)信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级GOA电路传递过来的传递信号或者Gate信号；下拉电路负责在第一时间将Gate拉低为低电位，即关闭Gate信号；下拉维持电路则负责将Gate输出信号和上拉电路的Gate信号(通常称为Q点)维持(Holding)在关闭状态(即低电平电位)，自举电容(Cboast)则负责Q点的二次抬升，这样有利于上拉电路的Gate信号输出。其中，下拉维持电路通常由多个晶体管组成，为了保持下拉维持电路中的晶体管的性能的稳定性，通常每一级GOA单元中都设置有两组下拉维持电路，两组下拉维持电路交替地将Q点和G点的电位下拉维持在低电平状态。然而，每一级GOA单元中都增加了一组下拉维持电路，即增加了数量较多的薄膜晶体管，增大了工艺难度且增加了成本；进一步地，由于GOA电路是直接在阵列基板上制备获得，使用更多数量的薄膜晶体管，不利于实现产品的窄边框的要求。
技术实现思路
有鉴于此，本专利技术提供了一种栅极驱动电路，每相邻的两级GOA驱动单元共用下拉维持电路，在保证下拉维持电路的稳定性能的同时，节省了每一级GOA驱动单元中所使用的薄膜晶体管的数量，不仅降低了产品的成本，还有利于实现产品的窄边框的要求。为了实现上述目的，本专利技术采用了如下的技术方案：一种栅极驱动电路，包括级联设置的N级GOA驱动单元，其中，每一级GOA驱动单元包括上拉控制电路、上拉电路、级传电路、自举电容以及下拉维持电路；其中，第n级GOA驱动单元的下拉维持电路和第n+1级GOA驱动单元的下拉维持电路相互交替地开启：在第n级GOA驱动单元的下拉维持电路开启时，第n级GOA驱动单元的下拉维持电路同时将第n级GOA驱动单元和第n+1级GOA驱动单元中的上拉控制电路、上拉电路以及级传电路的输出端分别连通至基准低电平信号；在第n+1级GOA驱动单元的下拉维持电路开启时，第n+1级GOA驱动单元的下拉维持电路同时将第n级GOA驱动单元和第n+1级GOA驱动单元中的上拉控制电路、上拉电路以及级传电路的输出端分别连通至基准低电平信号；其中，n＝1、3、5、…、N-1，N为大于1的偶数。具体地，所述下拉维持电路包括开关控制单元、第一开关模块和第二开关模块，所述第一开关模块和所述第二开关模块分别连接在所述上拉控制电路、上拉电路以及级传电路的输出端与基准低电平信号之间；其中，第n级GOA驱动单元中的开关控制单元同时向第n级GOA驱动单元中的第一开关模块和第n+1级GOA驱动单元中的第二开关模块提供第一控制信号；第n+1级GOA驱动单元中的开关控制单元同时向第n级GOA驱动单元中的第二开关模块和第n+1级GOA驱动单元中的第一开关模块提供第二控制信号；其中，第n级GOA驱动单元中的开关控制单元和第n+1级GOA驱动单元中的开关控制单元相互交替地输出所述第一控制信号和所述第二控制信号。具体地，所述第一开关模块包括第一下拉晶体管、第二下拉晶体管和第三下拉晶体管，所述第二开关模块包括第四下拉晶体管、第五下拉晶体管和第六下拉晶体管；所述第一下拉晶体管、第二下拉晶体管、第三下拉晶体管、第四下拉晶体管、第五下拉晶体管以及第六下拉晶体管的漏极分别与基准低电平信号连接，所述第一下拉晶体管和第四下拉晶体管的源极分别与所述上拉控制电路的输出端连接，所述第二下拉晶体管和第五下拉晶体管分别与所述级传电路的输出端连接，所述第三下拉晶体管和第六下拉晶体管的源极分别与所述上拉电路的输出端连接；在第n级GOA驱动单元中，所述第一下拉晶体管、第二下拉晶体管和第三下拉晶体管的栅极连接至所述第一控制信号，所述第四下拉晶体管、第五下拉晶体管和第六下拉晶体管的栅极则连接至所述第二控制信号；在第n+1级GOA驱动单元中，所述第一下拉晶体管、第二下拉晶体管和第三下拉晶体管的栅极连接至所述第二控制信号，所述第四下拉晶体管、第五下拉晶体管和第六下拉晶体管的栅极则连接至所述第一控制信号。具体地，第n级GOA驱动单元中的开关控制单元根据输入的第一下拉时钟信号输出所述第一控制信号，第n+1级GOA驱动单元中的开关控制单元根据输入的第二下拉时钟信号输出所述第二控制信号；其中，所述第一下拉时钟信号与所述第二下拉时钟信号的相位相反。具体地，所述开关控制单元包括第一控制晶体管、第二控制晶体管、第三控制晶体管和第四控制晶体管；所述第一控制晶体管的栅极和源极相互连接并接收对应的下拉时钟信号，漏接与所述第二控制晶体管的源极连接，所述第二控制晶体管的漏极与基准低电平信号连接，所述第三控制晶体管的源极连接至所述第一控制晶体管并接收对应的下拉时钟信号，漏接与所述第四控制晶体管的源极连接，所述第四控制晶体管的漏极与基准低电平信号连接；其中，在第n级GOA驱动单元中，所述第一控制晶体管和所述第三控制晶体管的源极连接至第一下拉时钟信号，所述第二控制晶体管的栅极和所述第四控制晶体管的栅极分别连接至第n级GOA驱动单元的上拉控制电路的输出端，所述第三控制晶体管的漏极输出所述第一控制信号；其中，在第n+1级GOA驱动单元中，所述第一控制晶体管和所述第三控制晶体管的源极连接至第二下拉时钟信号，所述第二控制晶体管的栅极和所述第四控制晶体管的栅极分别连接至第n+1级GOA驱动单元的上拉控制电路的输出端，所述第三控制晶体管的漏极输出所述第二控制信号；其中，第n级GOA驱动单元中的第三控制晶体管的栅极和第n+1级GOA驱动单元中的第三控制晶体管的栅极相互连接。具体地，所述开关控制单元包括第一控制晶体管、第二控制晶体管、第三控制晶体管和第四控制晶体管；所述第一控制本文档来自技高网...

【技术保护点】
一种栅极驱动电路，包括级联设置的N级GOA驱动单元(1、1’)，其特征在于，每一级GOA驱动单元(1、1’)包括上拉控制电路(10)、上拉电路(20)、级传电路(30)、自举电容(Cb)以及下拉维持电路(40、40’)；其中，第n级GOA驱动单元(1)的下拉维持电路(40)和第n+1级GOA驱动单元(1’)的下拉维持电路(40’)相互交替地开启：在第n级GOA驱动单元(1)的下拉维持电路(40)开启时，第n级GOA驱动单元(1)的下拉维持电路(40)同时将第n级GOA驱动单元(1)和第n+1级GOA驱动单元(1’)中的上拉控制电路(10)、上拉电路(20)以及级传电路(30)的输出端分别连通至基准低电平信号；在第n+1级GOA驱动单元(1’)的下拉维持电路(40’)开启时，第n+1级GOA驱动单元(1’)的下拉维持电路(40’)同时将第n级GOA驱动单元(1)和第n+1级GOA驱动单元(1’)中的上拉控制电路(10)、上拉电路(20)以及级传电路(30)的输出端分别连通至基准低电平信号；其中，n＝1、3、5、…、N‑1，N为大于1的偶数。

【技术特征摘要】
1.一种栅极驱动电路，包括级联设置的N级GOA驱动单元(1、1’)，其特征在于，每一级GOA驱动单元(1、1’)包括上拉控制电路(10)、上拉电路(20)、级传电路(30)、自举电容(Cb)以及下拉维持电路(40、40’)；其中，第n级GOA驱动单元(1)的下拉维持电路(40)和第n+1级GOA驱动单元(1’)的下拉维持电路(40’)相互交替地开启：在第n级GOA驱动单元(1)的下拉维持电路(40)开启时，第n级GOA驱动单元(1)的下拉维持电路(40)同时将第n级GOA驱动单元(1)和第n+1级GOA驱动单元(1’)中的上拉控制电路(10)、上拉电路(20)以及级传电路(30)的输出端分别连通至基准低电平信号；在第n+1级GOA驱动单元(1’)的下拉维持电路(40’)开启时，第n+1级GOA驱动单元(1’)的下拉维持电路(40’)同时将第n级GOA驱动单元(1)和第n+1级GOA驱动单元(1’)中的上拉控制电路(10)、上拉电路(20)以及级传电路(30)的输出端分别连通至基准低电平信号；其中，n＝1、3、5、…、N-1，N为大于1的偶数。2.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉维持电路(40、40’)包括开关控制单元(41、41’)、第一开关模块(42、42’)和第二开关模块(43、43’)，所述第一开关模块(42、42’)和所述第二开关模块(43、43’)分别连接在所述上拉控制电路(10)、上拉电路(20)以及级传电路(30)的输出端与基准低电平信号之间；其中，第n级GOA驱动单元(1)中的开关控制单元(41)同时向第n级GOA驱动单元(1)中的第一开关模块(42)和第n+1级GOA驱动单元(1’)中的第二开关模块(43’)提供第一控制信号(Pn)；第n+1级GOA驱动单元(1’)中的开关控制单元(41’)同时向第n级GOA驱动单元(1)中的第二开关模块(43)和第n+1级GOA驱动单元(1’)中的第一开关模块(43’)提供第二控制信号(Pn+1)；其中，第n级GOA驱动单元(1)中的开关控制单元(41)和第n+1级GOA驱动单元(1’)中的开关控制单元(41’)相互交替地输出所述第一控制信号(Pn)和所述第二控制信号(Pn+1)。3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一开关模块(42、42’)包括第一下拉晶体管(T42)、第二下拉晶体管(T24)和第三下拉晶体管(T32)，所述第二开关模块(43、43’)包括第四下拉晶体管(T41)、第五下拉晶体管(T23)和第六下拉晶体管(T31)；所述第一下拉晶体管(T42)、第二下拉晶体管(T24)、第三下拉晶体管(T32)、第四下拉晶体管(T41)、第五下拉晶体管(T23)以及第六下拉晶体管(T31)的漏极分别与基准低电平信号连接，所述第一下拉晶体管(T42)和第四下拉晶体管(T41)的源极分别与所述上拉控制电路(10)的输出端连接，所述第二下拉晶体管(T24)和第五下拉晶体管(T23)分别与所述级传电路(30)的输出端连接，所述第三下拉晶体管(T32)和第六下拉晶体管(T31)的源极分别与所述上拉电路(20)的输出端连接；在第n级GOA驱动单元(1)中，所述第一下拉晶体管(T42)、第二下拉晶体管(T24)和第三下拉晶体管(T32)的栅极连接至所述第一控制信号(Pn)，所述第四下拉晶体管(T41)、第五下拉晶体管(T23)和第六下拉晶体管(T31)的栅极则连接至所述第二控制信号(Pn+1)；在第n+1级GOA驱动单元(1)中，所述第一下拉晶体管(T42)、第二下拉晶体管(T24)和第三下拉晶体管(T32)的栅极连接至所述第二控制信号(Pn+1)，所述第四下拉晶体管(T41)、第五下拉晶体管(T23)和第六下拉晶体管(T31)的栅极则连接至所述第一控制信号(Pn)。4.根据权利要求2或3所述的栅极驱动电路，其特征在于，第n级GOA驱动单元(1)中的开关控制单元(41)根据输入的第一下拉时钟信号(LC1)输出所述第一控制信号(Pn)，第n+1级GOA驱动单元(1’)中的开关控制单元(41’)根据输入的第二下拉时钟信号(LC2)输出所述第二控制信号(Pn+1)；其中，所述第一下拉时钟信号(LC1)与所述第二下拉时钟信号(LC2)的相位相反。5.根据权利要求4所述的栅极驱动电路，其特征在于，所述开关控制单元(41、41’)包括第一控制晶体管(T61)、第二控制晶体管(T62)、第三控制晶体管(T63)和第四控制晶体管(T64)；所述第一控制晶体管(T61)的栅极和源极相互连接并接收对应的下拉时钟信号，漏接与所述第二控制晶体管(T62)的源极连接，所述第二控制晶体管(T62)的漏极与基准低电平信号连接，所述第三控制晶体管(T63)的源极连接至所述第一控制晶体管(T61)并接收对应的下拉时钟信号，漏接与所述第四控制晶体管(T64)的源极连接，所述第四控制晶体管(T64)的漏极与基准低电平信号连接；其中，在第n级GOA驱动单元(1)中，所述第一控制晶体管(T61)和所述第三控制晶体管(T63)的源极连接至第一下拉时钟信号(LC1)，所述第二控制晶体管(T62)的栅极和所述第四控制晶体管(T64)的栅极分别连接至第n级GOA驱动单元(1)的上拉控制电路(10)的输出端，所述第三控制晶体管(T63)的漏极输出所述第一控制信...

【专利技术属性】
技术研发人员：石龙强，陈书志，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东;44