半导体器件中CVD铝膜的制造方法技术

在半导体器件中制造ＣＶＤ铝膜的方法，它包括在复合核化层上形成ＣＶＤ金属膜。此复合核化层包括有在溅射铝膜下的溅射钛膜。复合核化层与ＣＶＤ金属膜都在惰性气氛下加工。加上它们所在高真空条件能避免在多层金属加工中使金属表面暴露于大气中的氧。这样制得的ＣＶＤ金属膜显现出底层的溅射复合核化层的高反射度与低表面粗糙度。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及到半导体器件的制造方法，具体涉及到具有高反射度和低表面粗糙度的CVD(化学汽相淀积)金属层的制造方法。随着集成电路器件的日益复杂，需要应用多层的金属互连件给集成电路中大量的元器件提供电连。集成电路装置之所以日趋复杂，部分是由于减小了器件的特征尺寸与特征间距。在所减小的特征尺寸中，有互连金属线的和用来使这些金属线相互作电接触并同基片中的器件区作电接触的通孔的宽度与间距。随着这种特征尺寸的减小，便引起了新的问题，而为了经济和可靠地生产半导体器件，这些问题必须解决。器件特征尺寸的减小常导致通孔纵横比的加大。通孔的纵横比定义为孔深除以孔宽。随着通孔纵横比的增大，需要有新的使器件镀金属的方法，以在通孔中实现充分的底面覆盖。常规的CVD法无法提供具有充分共形性的金属膜来完全覆盖住高纵横比通孔的底面。此外，通常的物理汽相淀积(PVD)法或溅射工艺也不能在高纵横比的通孔中给其侧壁与底面提供合适的金属覆盖。为此，在超大规模集成(VLSI)器件中形成通孔的典型方法是，结合CVD法与平面化方法于通孔中形成耐高温金属塞。一旦形成了通孔塞后，就可以用通常的淀积技术如CVD与PVD在塞上淀积金属层。尽管通孔塞法能有效地通过高纵横比的通孔形成金属互连，但这种方法复杂，还要求采用耐高温金属例如钨，而钨和通常用作金属互连件的铝合金则有不同的导电性。导电性能的差异由于电迁移和其它现象则会在金属互连结构中形成空隙。当前用来改进金属互连和使相应工艺过程的复杂性最小化的方法包括PVD淀积的金属与CVD淀积的金属的组合。这种组合形式的优点在于，PVD淀积法给出了一种在介质表面上淀积核化层的方法。CVD法是各向同性的淀积方法，因而具有用来充填通孔的所需特性。但是，采用CVD淀积的金属的主要缺点是常规的CVD法带来的低反射度和高的表面粗糙度。低反射度和高的表面粗糙度则使之难以将高分辨率的光刻法用于为VLSI器件形成金属细线互连所必须的CVD淀积的金属层。为了制得更有用的CVD淀积的金属膜，已开发了各种底层的PVD材料层用来与CVD淀积的金属膜结合。但是现有技术的底层PVD膜不能将上层的CVD淀积的金属膜的反射度与表面粗糙度改进到足以获得高分辨率、细线互连图案的程度。因此，仍然需要有用来制造具有高反射度与低表面粗糙度的改进的加工方法。为实施本专利技术，提出了一种制造半导体器件中CVD铝膜的方法，其中所形成的CVD铝膜具有高的反射度和低的表面粗糙度。依据本专利技术的方法所形成的CVD淀积铝膜，可以由高分辨率的光刻技术图案化。在集成电路器件中形成细的金属互连导线。在本专利技术的一个实施例中，构成了一种上面有介质膜的基片。此基片置于惰性气体气氛中，在介质膜上溅射上钛膜。然后在基片保持于惰性气氛中时，在钛膜上溅射第一铝膜。在第一铝膜上形成CVD的第二铝膜，此第二铝膜与第一铝膜密切接触。本专利技术的上述工艺将第一铝膜的反射度与表面粗糙度传给整个第二铝膜，生成出具有高反射度和低表面粗糙度的CVD铝膜。附图说明图1是用来实施本专利技术的多室型淀积设备的示意图；图2-3以横剖面形式说明本专利技术的工序；图4是依据本专利技术和依据现有技术形成的铝金属膜中反射度与膜厚关系的曲线图；和图5是现有技术工艺中的和本专利技术工艺中的表面粗糙度相对于金属成分关系的曲线图。须知为简明起见，图中所示的元器件未必是按比例绘制的。例如，某些元器件相互之间作了相对的扩大。此外，在认为是合适的条件下，图中以重复的标号指彼此对应的元器件。本专利技术提供了具有高反射度(类镜面质量)和低表面粗糙度的金属膜的制造工艺或制造方法。本专利技术的制造工艺还提供了共形地淀积金属膜以充填具有高纵横比的孔的方法。依据本专利技术形成的金属膜可由高分辨率的光刻技术图案化，形成集成电路器件中的金属导线。此外，本专利技术提供的有一定高度的金属台阶式的覆盖不需将耐高温金属塞用于多层次金属器件中。通过形成一种可在其上形成金属互连件的复合核化层，可以改进反射度与低的表面粗糙度。下面将描述最佳方法的实施例，其中的所有工序都是真空中和在惰性气氛下进行的，通过这方面的说明当可更全面地理解本专利技术的优点。图1是用来实施本专利技术的有代表性的加工设备10的示意图。加工设备10包括一个为一批加工室环绕的转运室12。设置有一负载用闸室14，可相对于转运室12运进和运出半导体晶片。转运室12内有一晶片输送机构16，用来将半导体基片转运到转运室12周围的各个加工室。在图1的示意图中，第一加工室18处在顺时针走向与负载用闸室14相邻处。第二、三、四加工室20、22与24则依序顺时针走向从第一加工室18起与转运室12相邻。所有加工室都可通过位于各个加工室与转运室12间壁部上的真空密封门(未示明)。晶片输送机构16可以转动而同各加工室对准，以把半导体晶片转运到加工室和负载用闸室14中。加工设备10中的各个室可以通过对各个室安装的真空管道和独立的真空泵(未示明)独立地抽真空。此外，各个加工室可根据需要独立地供应处理气体(未示明)去执行计划中的工艺过程。这种围绕中央转运室排列多个加工室的结构可使半导体基片从一个加工室转运到下一个加工室时不会暴露到环境大气条件下。这是本专利技术的一个重要方面，因为一般用来制造半导体器件的多种金属会迅速同环境气氛中的氧气反应，在暴露的金属表面上形成氧化物层。在暴露的金属表面上形成氧化物层是有害的，因为氧化物层会阻碍新的金属层在先前形成的已暴露的金属表面上核化。此外，通常用于半导体制造的金属氧化物是不导电的，它们的形成会在器件制造中形成的金属连合处加大电阻。图2以横剖图示明了已进行了本专利技术中几道工序的半导体基片25的一部分。在半导体基片25上叠置着介质膜，半导体基片25有一表面部分30经由孔28暴露。为便于说明，半导体基片25的横剖图已大大简化。本专利技术打算在用于半导体器件加工各个阶段的各种介质材料中形成孔28。此外，尽管在图中将半导体基片25表示为连续体，但是是计划用此半导体基片25来普遍表示半导体器件制造中许多不同阶段的半导体器件。例如介质膜26可以是镀到晶体管与电容器等之上的形成在半导体器件第一导电层中的第一介质膜，或者可以是形成在覆盖在许多晶体管器件、电容器件、电阻等的第一金属膜上的各层间的介质(ILD)膜。此外，孔28可以是暴露一部分单晶硅基片的孔，或可以是形成于单晶硅体中的耐高温金属硅化物区等。再有，表面部分30可以是用来在多层金属膜之间形成通孔的图案化金属导线的一部分。如图3所示，在形成了孔28之后，再形成复合核化层32并叠置到介质膜26与表面部分30之上。复合核化层32包括溅射的钛膜34和上覆的溅射的铝膜36。复合核化层32构成了具有高反射度和低表面粗糙度的上覆介质膜26和孔28的表面。根据本专利技术，复合核化层32用来使形成的铝金属膜38，最好是由CVD法形成的铝金属膜38核化。在CVD过程中，铝原子依相续的膜层附着于核化层32的表面上。生成出铝金属膜38，而复合核化层32的高反射度和低表面粗糙度即传给整个铝金属膜38。在完成CVD过程后，铝金属膜38显示出与底下的复合核化层32相同的高反射度与低表面粗糙度。此外，由于CVD法的各向同性淀积特点，孔28便为化学汽相淀积的金属完全填满。铝金属膜38的高分辨率与低表面粗糙度，允许将高分辨本文档来自技高网...

【技术保护点】
在半导体器件中制造ＣＶＤ铝膜的方法，特征在于此方法包括下述工序：提供上面有介质膜的基片；将此基片置于惰性气氛中；于此惰性气氛中在前述介质膜上溅射钛膜；于此惰性气氛中在上述钛膜上溅射第一层铝膜；于此惰性气氛中在第一层铝膜上 化学汽相淀积第二层铝膜；其中的第二层铝膜与第一层铝膜密切接触。

【技术特征摘要】
US 1995-9-27 5343671.在半导体器件中制造CVD铝膜的方法，特征在于此方法包括下述工序提供上面有介质膜的基片；将此基片置于惰性气氛中；于此惰性气氛中在前述介质膜上溅射钛膜；于此惰性气氛中在上述钛膜上溅射第一层铝膜；于此惰性气氛中在第一层铝膜上化学汽相淀积第二层铝膜；其中的第二层铝膜与第一层铝膜密切接触。2.如权利要求1所述方法，其中所述将基片置于惰性气氛中的工序的特征是，此基片是置于选自氩、氪与氙这组气体中的一种的气氛中。3.如权利要求1所述方法，其中所述溅射钛膜的工序的特征是溅射钛膜至第一厚度，而所述溅射第一层铝膜工序的特征是溅射一层铝膜至第二厚度，其中此第一厚度小于第二厚度。4.如权利要求1所述方法，特征在于此方法还包括下述步骤在上述将基片置于惰性气氛中的工序之前于介质膜上形成孔，其中此孔的特征是具有基本上垂直的侧壁和一底面，前述第一层铝膜覆盖于侧壁和底面上，而前述第二层铝膜则充填上述的孔。5.如权利要求1所述方法，其中所述溅射第一层铝膜工序的特征是溅射铝-铜合金膜。6.在半导体器件中制造CVD金属膜的方法，特征在于此方法包括下述工序提供具有一表面的基片；将此基片置于惰性气氛中；在此惰性...

【专利技术属性】
技术研发人员：罗伯特W费尔达利斯，河崎尚夫，罗克布鲁门塔尔，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]