【技术实现步骤摘要】
半导体器件及其制备方法、三维存储器、电子设备
[0001]本公开涉及半导体芯片
，尤其涉及一种半导体器件及其制备方法、三维存储器、电子设备。
技术介绍
[0002]随着存储单元的特征尺寸接近工艺下限，平面工艺等制造技术变得具有挑战性且带来高昂成本，这造成2D NAND闪存这类平面存储器的存储密度接近上限，给半导体存储器行业带来严峻挑战。
[0003]三维存储器(例如3D NAND闪存)克服了上述限制，具体的，通过将存储单元三维地堆叠起来，形成多层结构从而提高存储密度，其存储容量比同类平面存储器高出数倍。目前，三维存储器已经从32层发展到64层，甚至更高的层数。随着三维存储器层数的增高，接触孔的深度不断加深，形成接触孔的工艺难度增大，容易出现过度刻蚀从而导致不同栅极层中栅线短接的问题。
技术实现思路
[0004]本公开的实施例提供一种半导体器件及其制备方法、三维存储器、电子设备，旨在解决容易出现过度刻蚀从而导致不同栅极层中栅线短接的问题。
[0005]为达到上述目的，本公开的实施例采用如下...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，其特征在于，包括：叠层结构，具有台阶区，所述叠层结构包括沿第一方向交替叠置的多条栅线和多个绝缘层，所述多条栅线包括第一栅线；所述多个绝缘层包括第一绝缘层，所述第一绝缘层位于所述第一栅线沿所述第一方向的一侧且与所述第一栅线接触；导电部，在所述台阶区，所述导电部位于所述第一栅线沿所述第一方向的一侧，且通过所述第一绝缘层与所述第一栅线隔开；耦接部，被配置为使所述导电部和所述第一栅线耦接；沿所述第一方向延伸的第一栅线触点，与所述导电部位于所述第一栅线的同一侧，且与所述导电部连接。2.根据权利要求1所述的半导体器件，其特征在于，沿所述第一栅线的延伸方向，所述耦接部位于所述第一绝缘层的一侧，且所述耦接部与所述第一绝缘层的侧面接触。3.根据权利要求1所述的半导体器件，其特征在于，所述耦接部远离所述第一绝缘层的侧面，与所述第一栅线的端面齐平。4.根据权利要求1～3中任一项所述的半导体器件，其特征在于，所述第一栅线的端面与所述导电部的侧面齐平。5.根据权利要求1所述的半导体器件，其特征在于，所述导电部与所述第一绝缘层远离所述第一栅线的表面接触。6.根据权利要求1所述的半导体器件，其特征在于，所述导电部的厚度不大于所述栅导电层的厚度。7.根据权利要求1所述的半导体器件，其特征在于，所述栅线触点与所述第一栅线不接触。8.根据权利要求1所述的半导体器件，其特征在于，所述栅线触点在所述第一栅线上的正投影，包含在所述导电部在所述第一栅线上的正投影中。9.根据权利要求1所述的半导体器件，其特征在于，所述多条栅线包括沿所述第一方向排列的多条所述第一栅线，多条所述第一栅线中相邻的两条第一栅线分别为下方栅线和上方栅线，所述下方栅线的长度大于所述上方栅线的长度；和所述下方栅线耦接的导电部与所述上方栅线的端面之间存在间隙。10.根据权利要求1所述的半导体器件，其特征在于，所述第一栅线、所述导电部和所述耦接部的材料相同。11.根据权利要求1所述的半导体器件，其特征在于，所述多条栅线还包括沿所述第一方向位于所述第一栅线一侧的第二栅线，所述第一栅线的长度大于所述第二栅线的长度；所述半导体器件还包括：沿所述第一方向延伸的第二栅线触点，与所述第二栅线连接。12.根据权利要求11所述的半导体器件，其特征在于，所述多个绝缘层还包括第二绝缘层，所述第二绝缘层位于所述第二栅线远离所述第一
栅线的一侧，且与所述第二栅线接触；所述半导体器件还包括保留部，沿所述第二栅线的延伸方向，所述保留部位于所述第二绝缘层的一侧，且所述保留部与所述第二绝缘层的侧面接触；所述保留部与所述第二栅线连接。13.根据权利要求12所述的半导体器件，其特征在于，沿所述第一方向，和所述第二栅线相邻的第一栅线与导电部耦接，所述导电部与所述保留部之间存在间隙。14.根据权利要求12所述的半导体器件，其特征在于，所述保留部与所述第二栅线触点分别位于所述第二栅线的两端；所述保留部位于所述第二栅线靠近所述导电部的一侧。15.根据权利要求1所述的半导体...
【专利技术属性】
技术研发人员：吴林春，张坤，周文犀，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。