上拉和下拉电路制造技术

本发明专利技术涉及一种上拉电路和一种下拉电路，其中，上拉电路包括有一ｐＭＯＳ晶体管（ｐ２），所述ｐＭＯＳ晶体管（ｐ２）的漏极被连接到第一节点（Ａ２），所述ｐＭＯＳ晶体管（ｐ２）的源极和衬底与一正电源（Ｖｃｃ）相连，和所述ｐＭＯＳ晶体管（ｐ２）的栅极由一上拉信号所控制；下拉电路包括有一ｎＭＯＳ晶体管（Ｎ２），所述ｎＭＯＳ晶体管（Ｎ２）的漏极与第一节点（Ｂ２）相连接，所述ｎＭＯＳ晶体管（Ｎ２）的源极和衬底与负电源（ＧＮＤ）相连，和所述ｎＭＯＳ晶体管（Ｎ２）的栅极由一下拉信号控制。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种上拉电路和一种下拉电路，特别涉及用于处于正或负电源电压电平的一半导体器件的一内部电路的某些节点的保持电位的上拉和下拉电路。半导体器件的内部电路提供有用于处于正或负电源电压电平的某些节点的保持电位的上拉或下拉电路。在这些半导体器件中所使用的一常规上拉电路中，应用了一二极管连接nMOS(n沟道型金属氧化物半导体)晶体管，其栅极与电流通路的一端(漏极或源极，后面漏极来表示)，漏极连接到一正电源而源极与被上拉的节点相连接，同时一被应用于一常规下拉电路的二极管连接pMOS(p沟道型MOS)晶体管中，其源极与被下拉的节点相连接，漏极与被连接到一负电源的栅极相耦合。图11A和11B示出了上述常规上拉和下拉电路。图11A的上拉电路包括有-nMOS晶体管N1，其栅极与漏极相连并且被连接到一正电源Vcc，其源极被连接到—上拉节点OU，并且其衬底与地GND相连。所表示的阈值电压通过Vtn计算nMOS晶体管N1的反馈偏压效应，该上拉节点OU的最大电压由Vcc-Vtn表示(Vcc是电源电压)。因此，该上拉节点OU不可能被上拉到电源电压Vcc。例如，与阈值电压Vtn＝1V和电源电压Vcc本文档来自技高网...

【技术保护点】
一种上拉电路，具有一ｎＭＯＳ晶体管，其栅极一漏极相连并与从一电源的正端所提供的第一节点相连，其源极与一上拉节点相连和其衬底与该电源的负端相连，所述上拉电路包括： 一个ｐＭＯＳ晶体管，所述ｐＭＯＳ晶体管的漏极与该第一节点相连，所述ｐＭＯＳ晶体管的源极和衬底连接到该正端，和所述ｐＭＯＳ晶体管的栅极由一上拉信号控制。

【技术特征摘要】
JP 1997-1-24 11074/971.一种上拉电路，具有一nMOS晶体管，其栅极一漏极相连并与从一电源的正端所提供的第一节点相连，其源极与一上拉节点相连和其衬底与该电源的负端相连，所述上拉电路包括一个pMOS晶体管，所述pMOS晶体管的漏极与该第一节点相连，所述pMOS晶体管的源极和衬底连接到该正端，和所述pMOS晶体管的栅极由一上拉信号控制。2.如权利要求1的上拉电路，进一步包括一个反相器，用来获得一控制信号的反相逻辑；和一个二输入“或非”门，用来输出具有所述控制信号和所述反相器的输出的“或非”逻辑的所述上拉信号。3.如权利要求1的上拉电路，进一步包括一个反相器，用来获得所述上拉信号的反相逻辑；一个第二pMOS晶体管，所述第二pMOS晶体管的漏极与该第一节点相连，所述第二pMOS晶体管的源极和衬底连接到该正端，和所述第二pMOS晶体管的栅极由所述反相器的输出所控制。4.如权利要求1的上拉电路，其中所述上拉信号是从由将所述pMOS晶体管的所述栅极连接到该第一节点的第一节点得到的。5.如权利要求1的上拉电路，其中当该上拉电路工作时所述上拉信号变为“低”电平。6.一种上拉电路，具有一nMSO晶体管，其栅极由一上拉信号控制，其漏极连接到从电源的一正端所提供的第一节点，其源极连接到一上拉节点和其衬底与电源的一负端相连，所述上拉电路包括一个反相器，用来获得该上拉信号的反相逻辑；和一个pMOS晶体管，所述pMOS晶体管的漏极连接到第一节点，所述pMOS晶体管的源极和衬底连接到该正端，和所述pMOS...

【专利技术属性】
技术研发人员：神保敏且，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]