移位寄存器、栅极驱动电路、显示面板及驱动方法技术

一种移位寄存器、栅极驱动电路、显示面板及驱动方法，该移位寄存器包括输入电路、复位电路、输出电路、上拉节点下拉电路、第一下拉节点第一下拉电路、输出下拉电路、第一存储电路、第一下拉节点上拉电路和滤波电路。滤波电路与第一下拉节点、第二下拉节点、第一电源端及第二电源端分别连接，被配置为将第一下拉节点的电压滤波后传输到第二下拉节点。该移位寄存器可以降低移位寄存器的噪声、提高移位寄存器的稳定性。

Shift register, gate drive circuit, display panel and driving method

A shift register, a gate driving circuit, display panel and driving method, the shift register includes input circuit, reset circuit, output circuit, a pull-down circuit, a first pull-down node node of the first pull-down circuit, output pull-down circuit, storage circuit, the first node pull a pull-down circuit and filter circuit. The filter circuit is respectively connected with the first pull-down node, the second pull-down node, the first power supply end and the two power supply end, and is configured to transmit the voltage of the first pull-down node to the second pull-down node. The shift register can reduce the noise of the shift register and improve the stability of the shift register.

【技术实现步骤摘要】

本公开的实施例涉及一种移位寄存器、栅极驱动电路、显示面板及驱动方法。
技术介绍
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driveronArray，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫描驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(IntegratedCircuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。GOA的可靠性直接影响到显示面板的可靠性，因此，如何提高GOA的可靠性也成为研究的重点之一。
技术实现思路
本公开的实施例提供一种移位寄存器，包括：输入电路，与上拉节点连接，被配置为将第一输入信号写入所述上拉节点；复位电路，与所述上拉节点连接，被配置为将第二输入信号写入所述上拉节点；输出电路，与所述上拉节点及输出端分别连接，被配置为将第一时钟信号写入所述输出端；上拉节点下拉电路，与所述上拉节点、第一下拉节点、及第一电源端分别连接；第一下拉节点第一下拉电路，与所述第一下拉节点、所述上拉节点及所述第一电源端分别连接；输出下拉电路，与所述输出端、第二下拉节点及所述第一电源端分别连接；第一存储电路，与所述上拉节点及所述输出端分别连接；第一下拉节点上拉电路，被配置为响应于第二时钟信号和/或复位控制信号上拉所述第一下拉节点的电压；以及滤波电路，与所述第一下拉节点、所述第二下拉节点、所述第一电源端及所述第二电源端分别连接，被配置为将所述第一下拉节点的电压滤波后传输到所述第二下拉节点。例如，在本公开实施例提供的移位寄存器中，所述输入电路包括第一晶体管，所述第一晶体管的第一极与第一输入信号端连接以接收所述第一输入信号，所述第一晶体管的栅极与输入控制端连接以接收输入控制信号，所述第一晶体管的第二极与所述上拉节点连接；所述复位电路包括第二晶体管，所述第二晶体管的第一极与第二输入信号端连接以接收所述第二输入信号，所述第二晶体管的栅极与复位控制端连接以接收所述复位控制信号，所述第二晶体管的第二极与所述上拉节点连接；所述输出电路包括第三晶体管，所述第三晶体管的第一极与第一时钟信号端连接以接收所述第一时钟信号，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第二极与所述输出端连接；所述第一存储电路包括第一电容，所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述输出端连接。例如，在本公开实施例提供的移位寄存器中，所述上拉节点下拉电路包括第四晶体管，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的栅极与所述第一下拉节点连接，所述第四晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。例如，在本公开实施例提供的移位寄存器中，所述第一下拉节点第一下拉电路包括第五晶体管，所述第五晶体管的第一极与所述第一下拉节点连接，所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。例如，在本公开实施例提供的移位寄存器中，所述输出下拉电路包括第六晶体管，所述第六晶体管的第一极与所述输出端连接，所述第六晶体管的栅极与所述第二下拉节点连接，所述第六晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。例如，在本公开实施例提供的移位寄存器中，所述第一下拉节点上拉电路包括：第七晶体管和第八晶体管，所述第七晶体管的第一极与第二时钟信号端连接以接收所述第二时钟信号，所述第七晶体管的栅极与所述第二时钟信号端连接以接收所述第二时钟信号，所述第七晶体管的第二极与所述第一下拉节点连接，所述第八晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第八晶体管的栅极与复位控制端连接以接收所述复位控制信号，所述第八晶体管的第二极与所述第一下拉节点连接。例如，本公开实施例提供的移位寄存器，还包括第一下拉节点第二下拉电路，其中，所述第一下拉节点第二下拉电路包括第九晶体管，所述第九晶体管的第一极与所述第一下拉节点连接，所述第九晶体管的栅极与所述输出端连接，所述第九晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。例如，本公开实施例提供的移位寄存器，还包括第十晶体管，所述第十晶体管的第一极与所述输入电路、复位电路及上拉节点下拉电路连接，所述第十晶体管的栅极与所述第二电源端连接以接收第二电源电压，所述第十晶体管的第二极与所述第一存储电路、所述输出电路及所述第一下拉节点第一下拉电路连接。例如，本公开实施例提供的移位寄存器，还包括第二存储电路和第三存储电路，其中，所述第二存储电路与所述上拉节点及所述第一电源端分别连接，被配置为保持所述上拉节点与所述第一电源端之间的电压差，所述第三存储电路与所述第二下拉节点及所述第一电源端分别连接，被配置为保持所述第二下拉节点与所述第一电源端之间的电压差，所述第二存储电路包括第二电容，所述第二电容的第一端与所述上拉节点连接，所述第二电容的第二端与所述第一电源端连接，所述第三存储电路包括第三电容，所述第三电容的第一端与所述第二下拉节点连接，所述第三电容的第二端与所述第一电源端连接。例如，在本公开实施例提供的移位寄存器中，所述滤波电路包括第一滤波晶体管、第二滤波晶体管、第三滤波晶体管、第四滤波晶体管、第五滤波晶体管、第六滤波晶体管、第七滤波晶体管、第八滤波晶体管、第九滤波晶体管、第十滤波晶体管、第十一滤波晶体管和第十二滤波晶体管，所述第一滤波晶体管、所述第二滤波晶体管、所述第五滤波晶体管、所述第七滤波晶体管、所述第八滤波晶体管和所述第十一滤波晶体管均为P型晶体管，所述第三滤波晶体管、所述第四滤波晶体管、所述第六滤波晶体管、所述第九滤波晶体管、所述第十滤波晶体管和所述第十二滤波晶体管均为N型晶体管，所述第一滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第一滤波晶体管的栅极与所述第一下拉节点连接，所述第一滤波晶体管的第二极与第一节点连接，所述第二滤波晶体管的第一极与所述第一节点连接，所述第二滤波晶体管的栅极与所述第一下拉节点连接，所述第二滤波晶体管的第二极与第二节点连接，所述第三滤波晶体管的第一极与所述第二节点连接，所述第三滤波晶体管的栅极与所述第一下拉节点连接，所述第三滤波晶体管的第二极与第三节点连接，所述第四滤波晶体管的第一极与所述第三节点连接，所述第四滤波晶体管的栅极与所述第一下拉节点连接，所述第四滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，所述第五滤波晶体管的第一极与所述第一节点连接，所述第五滤波晶体管的栅极与所述第二节点连接，所述第五滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，所述第六滤波晶体管的第一极与所述第三节点连接，所述第六滤波晶体管的栅极与所述第二节点连接，所述第六滤波晶体管的第二极与所述第二电源端连接以接收第二电源电压，所述第七滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第七滤波晶体管的栅极与所述第二节点连接，所述第七滤波晶体管的第二极与第四节点连接本文档来自技高网...

【技术保护点】
一种移位寄存器，包括：输入电路，与上拉节点连接，被配置为将第一输入信号写入所述上拉节点；复位电路，与所述上拉节点连接，被配置为将第二输入信号写入所述上拉节点；输出电路，与所述上拉节点及输出端分别连接，被配置为将第一时钟信号写入所述输出端；上拉节点下拉电路，与所述上拉节点、第一下拉节点、及第一电源端分别连接；第一下拉节点第一下拉电路，与所述第一下拉节点、所述上拉节点及所述第一电源端分别连接；输出下拉电路，与所述输出端、第二下拉节点及所述第一电源端分别连接；第一存储电路，与所述上拉节点及所述输出端分别连接；第一下拉节点上拉电路，被配置为响应于第二时钟信号和/或复位控制信号上拉所述第一下拉节点的电压；以及滤波电路，与所述第一下拉节点、所述第二下拉节点、所述第一电源端及所述第二电源端分别连接，被配置为将所述第一下拉节点的电压滤波后传输到所述第二下拉节点。

【技术特征摘要】
1.一种移位寄存器，包括：输入电路，与上拉节点连接，被配置为将第一输入信号写入所述上拉节点；复位电路，与所述上拉节点连接，被配置为将第二输入信号写入所述上拉节点；输出电路，与所述上拉节点及输出端分别连接，被配置为将第一时钟信号写入所述输出端；上拉节点下拉电路，与所述上拉节点、第一下拉节点、及第一电源端分别连接；第一下拉节点第一下拉电路，与所述第一下拉节点、所述上拉节点及所述第一电源端分别连接；输出下拉电路，与所述输出端、第二下拉节点及所述第一电源端分别连接；第一存储电路，与所述上拉节点及所述输出端分别连接；第一下拉节点上拉电路，被配置为响应于第二时钟信号和/或复位控制信号上拉所述第一下拉节点的电压；以及滤波电路，与所述第一下拉节点、所述第二下拉节点、所述第一电源端及所述第二电源端分别连接，被配置为将所述第一下拉节点的电压滤波后传输到所述第二下拉节点。2.根据权利要求1所述的移位寄存器，其中，所述输入电路包括第一晶体管，所述第一晶体管的第一极与第一输入信号端连接以接收所述第一输入信号，所述第一晶体管的栅极与输入控制端连接以接收输入控制信号，所述第一晶体管的第二极与所述上拉节点连接；所述复位电路包括第二晶体管，所述第二晶体管的第一极与第二输入信号端连接以接收所述第二输入信号，所述第二晶体管的栅极与复位控制端连接以接收所述复位控制信号，所述第二晶体管的第二极与所述上拉节点连接；所述输出电路包括第三晶体管，所述第三晶体管的第一极与第一时钟信号端连接以接收所述第一时钟信号，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第二极与所述输出端连接；所述第一存储电路包括第一电容，所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述输出端连接。3.根据权利要求1所述的移位寄存器，其中，所述上拉节点下拉电路包括第四晶体管，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的栅极与所述第一下拉节点连接，所述第四晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。4.根据权利要求1所述的移位寄存器，其中，所述第一下拉节点第一下拉电路包括第五晶体管，所述第五晶体管的第一极与所述第一下拉节点连接，所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。5.根据权利要求1所述的移位寄存器，其中，所述输出下拉电路包括第六晶体管，所述第六晶体管的第一极与所述输出端连接，所述第六晶体管的栅极与所述第二下拉节点连接，所述第六晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。6.根据权利要求1所述的移位寄存器，其中，所述第一下拉节点上拉电路包括：第七晶体管和第八晶体管，所述第七晶体管的第一极与第二时钟信号端连接以接收所述第二时钟信号，所述第七晶体管的栅极与所述第二时钟信号端连接以接收所述第二时钟信号，所述第七晶体管的第二极与所述第一下拉节点连接，所述第八晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第八晶体管的栅极与复位控制端连接以接收所述复位控制信号，所述第八晶体管的第二极与所述第一下拉节点连接。7.根据权利要求1所述的移位寄存器，还包括第一下拉节点第二下拉电路，其中，所述第一下拉节点第二下拉电路包括第九晶体管，所述第九晶体管的第一极与所述第一下拉节点连接，所述第九晶体管的栅极与所述输出端连接，所述第九晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。8.根据权利要求1所述的移位寄存器，还包括第十晶体管，所述第十晶体管的第一极与所述输入电路、复位电路及上拉节点下拉电路连接，所述第十晶体管的栅极与所述第二电源端连接以接收第二电源电压，所述第十晶体管的第二极与所述第一存储电路、所述输出电路及所述第一下拉节点第一下拉电路连接。9.根据权利要求1所述的移位寄存器，还包括第二存储电路和第三存储电路，其中，所述第二存储电路与所述上拉节点及所述第一电源端分别连接，被配置为保持所述上拉节点与所述第一电源端之间的电压差，所述第三存储电路与所述第二下拉节点及所述第一电源端分别连接，被配置为保持所述第二下拉节点与所述第一电源端之间的电压差，所述第二存储电路包括第二电容，所述第二电容的第一端与所述上拉节点连接，所述第二电容的第二端与所述第一电源端连接，所述第三存储电路包括第三电容，所述第三电容的第一端与所述第二下拉节点连接，所述第三电容的第二端与所述第一电源端连接。10.根据权利要求1-9任一项所述的移位寄...

【专利技术属性】
技术研发人员：黄飞，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：北京;11