半导体存储器件制造技术

一种半导体存储器件包括多个存储单元、行子译码器、行主译码器和减压装置。存储单元排列成矩阵形式。行子译码器选择存储单元的每行。行主译码器译码行地址信号并把控制信号输送给行子译码器。行主译码器是由至少一个具有ＰＮ结击穿电压的晶体管构成。减压装置在擦除操作期间降低ＰＮ结击穿电压。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件，特别涉及如闪烁存储器之类的半导体存储器件。首先参照附图说明图1说明常规半导体存储器件。如图1所示，常规半导体存储器件，诸如闪烁存储器或EEPROM(电可擦可编程ROM)，包括多个存储单元MC1-MCn，行子译码器(即字线驱动电路)SD，和多个行主译码器MD。这里，应该注意为方便起见图1中所示只有一个译码器MD。在这种情况下，每个存储单元MC1-MCn是电可写的和可擦的，并且每个行子译码器SD选择每个存储单元MC1-MCn的一行。另外，每个行主译码器MD译码行地址信号并把输出信号XB、XB输送给行子译码器SD。此时，行主译码器由两级电平变换电路15、16组成，并且其输出信号XB、XB是彼此互补的。这里，存储单元阵列是由按矩阵形式排列的多个存储单元构成。通过这样的结构，多个字线WL与在行方向排列的各个存储单元的控制栅极连接，同时多个位线BL与在行方向排列的各个存储单元的漏极连接。这种情况下，多个字线WL被分成多个块，并且每个块被行主译码器MD之一选择。用于选择存储单元MC1的行的行子译码器SD由一个p沟道晶体管P11和两个n沟道晶体管N11、N12构成。这种情况下，晶体管P11和晶体管N11的源极连接到被输送预译码信号(XSPP)的XSPP节点，而晶体管N12的源极与地端(GND)耦合。各个晶体管P11、N11、N12的漏极与字线(WL)连接。此外，输出信号XB输送给晶体管P11和晶体管N12的栅极，同时输出信号XB输送给晶体管N11的栅极。而且，晶体管P11的背栅与背栅电压(PBG)节点耦合，而晶体管N11、N12的背栅分别与背栅电压(NBG)节点连接。用于驱动其它存储单元MC2-MCn的每个行子译码器由各个晶体管Pn1、Nn1、Nn2以相同的方式构成。这些行子译码器被预译码信号XSPP和输出信号XB、XB控制以确定每个字线(WL)的电势。如后面所述，在写操作或擦除操作期间每个晶体管P11、N11、N12的漏极和背栅之间的电势差经常变高。这种情况下，当每个晶体管的阈值Vt降低时，由于亚阈值或击穿现象而使漏电流流过。为了防止这种现象，每个晶体管P11、N11、N12的背栅电压根据操作模式转换。第一电平变换电路15由串联连接在模式转换电源(VPX)节点和地节点之间的两对晶体管构成。具体地说，电平变换电路15由p沟道晶体管PM1和n沟道晶体管NM1,p沟道晶体管PM2和n沟道晶体管NM2构成。通过这种结构，NAND门13的输出输送给晶体管NM1的栅极，而反相器电路14的输出输送给晶体管NM2的栅极。此外，晶体管PM1和晶体管NM1之间的串联连接点耦合到晶体管PM2的栅极，而晶体管PM2和晶体管NM2之间的串联连接点耦合到晶体管PM1的栅极。下面说明第一电平变换电路15的操作。当NAND门13的输出等于0V时，反相器14的输出变为VDD以导通晶体管NM2。由此晶体管NM2的漏极和晶体管PM1的栅极分别为0V。因此，晶体管PM1导通，并且晶体管PM1的漏极和晶体管PM2的栅极变为VPX。此时，晶体管NM1和PM2截断。相反，当NAND门13的输出等于VDD时，反相器14的输出为0V。由此晶体管NM1导通，晶体管PM2的栅极为0V。结果，晶体管PM2导通，晶体管PM1的栅极变为VPX。此时，晶体管NM2和PM1截断。这样，第一电平变换电路15把作为NAND门13输出的的二进制信号转换成二进制信号。另一方面，第二电平变换电路16由串联连接在VPX节点和模式转换电源电压(VBB)之间的两对晶体管构成。具体地说，第二电平变换电路16由晶体管PM3和晶体管NM3，以及晶体管PM4和晶体管NM4构成。通过这种结构，来自晶体管PM2和晶体管NM2之间的串联连接点的输出输送给晶体管PM3的栅极。另外，来自晶体管PM1和晶体管NM1之间的串联连接点的输出输送给晶体管PM4的栅极。而且晶体管PM3和晶体管NM3之间的串联连接点与晶体管NM4的栅极连接，而晶体管PM4和晶体管NM4之间的串联连接点与晶体管NM3的栅极连接。接下来说明第二电平变换电路16的操作。当NAND门的输出等于0V时，晶体管NM2的漏极变为为0V。由此晶体管PM4导通以把输出信号XB输送给VPX。因而，晶体管NM3的栅极为VPX，晶体管NM3导通以把输出信号XB输送给VBB。此时，晶体管NM4和PM3被截断。相反，NAND门13的输出等于VDD时，晶体管NM1的漏极为0V。由此晶体管PM3导通以把输出信号XB输送给VPX。因此，晶体管NM4的栅极为VPX。结果，晶体管NM4导通以把输出信号XB输送给VBB。此时，晶体管NM3和PM4截断。这样，第二电平变换电路16把作为第一电平变换电路15的输出的的二进制信号转换成二进制信号[VBB,VPX]。如前所述，输出信号XB是从第二电平变换电路16的晶体管PM3和晶体管NM3之间的串联连接点产生的，而输出信号XB是从晶体管PM4和晶体管NM4之间的串联连接点产生的。这种情况下，输出信号XB和XB是互补关系。此时，图1中所示的行译码器的每个操作模式中的每个端子的每个电压示于图2中。这里，假设图1中所示的行主译码器MD被行地址选择以选择字线WL1，字线WL2-WLn和行主译码器(未示出)没有被选择。下面通过这个例介绍图1中所示的行译码器MD、SD的操作。在写操作中，施加于行主译码器MD的模式转换电源电压VPX和低电势侧的节点转换电源电压VBB分别为5V和-9V，如图2中所示。另外，p沟道晶体管的背栅电压PBG等于0V，而n沟道晶体管的背栅电压NBG等于-9V。当地址译码器13的输出变为0V时，输出信号XB变为电源电压5V，输出信号XB变为-9V。另外，预译码信号XSPP1变为-9V，同时XSPP2-n变为0V。因此晶体管N11、P21-Pn1导通。结果，字线信号WL1为-9V，而所有字线信号WL2-WLn为0V。这种情况下，未被选择的存储块(未示出)的预译码信号XSPP1变为-9V。但是输出信号XB变为-9V，输出信号XB变为电源电压5V。因而，晶体管N12-Nn2导通，未选择的块的所有字线信号WL1-WLn变为0V。在擦除操作期间，模式转换电源电压VPX和背栅电压PBG分别为1V。另外，在低电势侧模式转换电源电压VBB和背栅电压NBG分别等于0V。而且，各个预译码信号XSPP1-n和输出信号XB分别等于11V，而输出信号XB等于0V。结果，晶体管P11-Pn1导通，字线信号WL1-WLn分别等于11V。在这种情况下，未选择存储块(未示出)的预译码信号XSPP1-n等于11V。但是，地址译码器13的输出变为VDD。另外，输出信号XB变为0V，并且输出信号XB为变11V。因而，晶体管N12-Nn2被导通，未选择块的所有字线信号WL1-WLn变为0V。在读操作期间，模式转换电源电压VPX和背栅电压PBG分别为电源电压。另外，在低电势侧的模式转换电源电压VBB和背栅电压分别等于0V。当地址译码器13的输出为0V时，输出信号XB为电源电压VDD，输出信号XB变为0V。此外，预译码信号XSPP1变为VDD，同时XSPP2-n分别等于0V。因而，晶体管P11、N21-Nn1导通。由此字本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：排列成矩阵形式的多个存储单元；选择所述存储单元的每行的行子译码器；译码行地址信号并把控制信号输送给所述行子译码器的行主译码器，所述行主译码器是由至少一个具有ＰＮ结击穿电压的晶体管构成；和用于在擦除操 作期间减少ＰＮ结电压的减压装置。

【技术特征摘要】
JP 1998-3-27 081344/981．一种半导体存储器件，包括排列成矩阵形式的多个存储单元；选择所述存储单元的每行的行子译码器；译码行地址信号并把控制信号输送给所述行子译码器的行主译码器，所述行主译码器是由至少一个具有PN结击穿电压的晶体管构成；和用于在擦除操作期间减少PN结电压的减压装置。2．根据权利要求1的半导体存储器件，其中每个所述存储单元是电可写和可擦的。3．根据权利要求1的半导体存储器件，其中预译码信号输送给所述行子译码器，并且经过字线输送给所述存储单元，和所述减压装置把字线的电势设置为地电势。4．根据权利要求1的半导体存储器件，其中所述减压装置放置在所述行子译码器中，并由传输门构成，和所述传输门是由至少一个p沟道晶体管构成。5．根据权利要求4的半导体存储器件，其中所述行子译码器具有地电势节点，所述p沟道晶体管连接在字线和地电势节点之间。6．根据权利要求5的半导体存储器件，其中所述p沟道晶体管具有源极、漏极和栅极，源极与地电势节点连接，漏极与字线连接。7．根据权利要求6的半导体存储器件，其中控制信号从所述行主译码器输送给栅极。8．根据权利要求1的半导体存储器件，其中控制信号具有预定振幅，预定振幅在零电势和负电势之间的范围内。9．根据权利要求1的半导体存储器件，其...

【专利技术属性】
技术研发人员：天内正和，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]